揭秘英特尔18A工艺：半导体未来的技术变革

本文信息来源：semianalysis

长期读者会记得，SemiAnalysis 的报道范围不仅限于数据中心和 AMD。今天我们回归半导体领域，聚焦技术视角，精选今年超大规模集成电路(VLSI)会议——这一顶级设计与集成盛会上的亮点内容。涵盖芯片制造最新动态：晶圆厂数字孪生技术、先进逻辑晶体管与互连的未来发展、超越 1x 纳米节点的 DRAM 架构等。我们将探讨英特尔 18A 工艺并与台积电进行对比，分析哪些领域将采用(及不采用)背面供电技术，以及 4F² 与 3D DRAM 技术路线可能的赢家。

数字孪生：从原子到晶圆厂

半导体设计与制造的复杂性呈指数级增长，导致开发成本上升、设计周期延长。数字孪生技术可在虚拟环境中加速完成设计探索与优化，使工程师能够在晶圆厂实际流片前验证设计可行性。

数字孪生覆盖半导体设计的全尺度范围：

• 原子级：模拟晶体管接触极与栅极材料工程中原子间的量子与牛顿力学相互作用
• 晶圆级：在虚拟硅片中优化设备腔室和工艺配方，以提高良率和性能
• 工厂级：通过协调设备群的维护与管理，最大化晶圆厂生产效率

在原子级模拟方面，新思科技概述了其 QuantumATK 套件，该套件用于晶体管接触和栅极氧化物堆叠设计中的材料工程，这对器件性能至关重要。传统的密度泛函理论（DFT）对原子间量子效应的建模最为精确但计算成本高昂，而传统的牛顿原子相互作用力场模拟速度快但精度有限。采用 GPU 加速的 DFT-NEGF（非平衡格林函数）方法仅使用 4 块 A100 显卡就实现了相比 CPU 9.3 倍的加速，而采用矩张量势的机器学习力场模拟在 17 分钟计算时间内达到了接近 DFT 的精度，而传统 DFT 需要 12 天。

这些原子模型对于理解不同材料层间界面发生的电学相互作用至关重要。在接触工程中，MLFF 被用于生成晶体硅与非晶硅化物间的接触界面，模拟发生硅化反应的边界互扩散深度。随后采用 DFT-NEGF 计算界面接触电阻和电流-电压曲线。针对栅极氧化物设计，通过 MLFF 构建复杂的多层功函数金属堆叠并进行仿真，以验证其结构和化学成分。随后可引入偶极掺杂剂并通过 DFT 进行优化，该技术还能进行静电分析以计算有效功函数、肖特基势垒高度和等效氧化物厚度等关键参数。随着全环绕栅极设计方案的推进，这些原子模拟对正确选择材料变得愈发重要。

在虚拟硅片层面的优化方面，泛林研究公司展示了其 Coventor SEMulator3D 软件的研究成果。随着晶体管结构从平面型到鳍式场效应晶体管（FinFET）再到全环绕栅极（GAA）的复杂度不断提升，可能的工艺配方组合数量呈指数级增长，该公司将此现象称为"泛林定律"。虚拟晶圆制造通过采用经过参数优化的训练模型进行工艺模拟，使工程师能够扩大工艺窗口并提高良率，同时减少验证工艺变更所需的物理测试晶圆循环次数。泛林还为其沉积和刻蚀设备构建了数字孪生体，通过等离子体流动模拟建立虚拟腔室，既有助于工艺配方预测，又能优化腔室设计以实现晶圆表面的均匀性。

这些仿真工具已应用于工艺窗口研究，通过考察不同方案对纳米片晶体管应力应变的影响，筛选出工艺窗口最宽的背面接触方案。高深宽比刻蚀工艺同样利用虚拟环境，根据输入掩模图案预测设备的输出刻蚀轮廓。这些刻蚀轮廓会与目标输出轮廓进行比对并计算偏差值，随后通过数字孪生中的进一步测试将该偏差最小化。

上升到晶圆厂层面，Lam 还展示了实现"黑灯工厂"所需的工作。所谓黑灯工厂，是指无需人工干预、可以关闭照明的全自动化工厂。需要以近乎实时的速度在虚拟孪生系统中协调设备集群，统筹设备停机时间以最大化晶圆厂产能。设备本身需具备"自我感知"能力，通过内置计量工具实现预测性维护，持续监测设备校准状态与工艺偏移。对于黑灯工厂而言，每台设备都应实现至少一年无间断自主运行，具备故障后自动恢复与自主维护请求功能。

设备维护将通过机器人自动完成耗材与磨损部件的配送安装，这些设备在设计之初就考虑了机器人维护需求。虽然 Lam 公司提出了 2035-2040 年的概念性目标，但实现无人化晶圆厂的主要障碍在于跨厂商设备的数据互联互通以及维护流程的标准化。

台积电后道工序中的 DRAM 技术

随着 SRAM 位密度在新制程节点上停滞不前，台积电研发团队试图通过复兴 eDRAM 技术来提升芯片缓存密度。嵌入式 DRAM 技术上次亮相是在格芯 14nm 工艺制造的 IBM z15 处理器中。这项创新关键在于台积电能在后道金属层中完整制造存储阵列，其 DRAM 晶体管与电容结构完全符合后道工序 400 摄氏度的温限要求。这种设计解放了正面晶体管和底层金属层，为功能逻辑模块留出空间。鉴于现代处理器设计中 SRAM 与逻辑区域占比持续提升，在活性逻辑电路上方堆叠 DRAM 末级缓存的技术突破将带来显著的扩展性和设计优势。

然而，所展示的演示仍处于研发早期阶段，下方可用先进逻辑区域仅用于容纳 DRAM 外围逻辑（字线驱动器和感测放大器）以提升存储密度。实际制造的 4Mbit 宏单元位密度仅为 63.7 Mb/mm²，甚至不到现代高密度 6T SRAM 的两倍。作为对比，美光最新的 1-gamma DRAM 密度约为该技术的 9 倍，但无法像片上缓存那样提供高性能和快速访问能力。

虽然台积电并未透露这项技术何时能投入量产，但它展现了该技术在未来几代产品中的巨大潜力，这将从根本上改变芯片的设计方式。

DRAM：4F² 与 3D 技术

DRAM 技术路线图在未来五年面临两个关键转折点：4F² 和 3D 结构。当前沿用十余年的 6F² 架构仅能持续微缩至 1d 节点。随着 1c 节点现已实现大规模量产，1d 节点预计将在未来 1-2 年内面世。SK 海力士特别指出了突破 1d 节点后继续微缩面临的若干关键挑战：

特别是存储节点接触点（即存储电容器与下方控制晶体管的连接处），其面积随单元关键尺寸呈平方级缩小。这些接触点必须足够大且对准良好，以确保晶体管与电容器之间形成良好的电连接，但也不能过大或错位，以免与相邻单元发生短路。这就是上图中所示的"单元接触开口裕度"，它随着每个制程节点不断缩小。在 1d 节点时，工艺和设备将达到可量产高良率方案的极限。

随着器件和互连尺寸的缩小，其电阻也随之增加。这就是上文提到的"单元外部电阻"。它是存储单元与感测放大器之间所有电阻元件的总和，其中位线接触和局部位线（金属导线）是两大主要因素。二者在尺寸缩小时电阻都会增大，这会降低存储单元的操作速度并缩小读取裕量，两者均非所愿。操作速度受存储单元与位线之间电荷转移的影响，当路径电阻增加时电荷转移会变慢。电阻还会削弱感测放大器检测到的电压差，若差值过小则无法可靠读取存储单元——存储器将无法正常工作。

https://semianalysis.com/2024/09/03/the-memory-wall/#short-term-scaling-4f2-and-vertical-channel-transistor

4F² 解决了这些问题及其他难题。我们不再赘述架构的基础知识——详情可参阅上文链接的《内存墙》报告——但有几个细节值得关注：

6F² 存储单元中的接触孔挑战源于位线与存储节点接触孔同层布置导致的拥塞问题（下图所示存储节点接触孔标记为 BC，即埋入式接触孔）。

从侧面观察，可以清楚地看到位线与接触点之间的间隙微乎其微：

与采用 4F² 布局的垂直沟道晶体管（VCT）相比，埋入式位线拥有独立的空间，完全不会干扰其他组件。电流路径也显著缩短——直接从电容器垂直向下，穿过垂直沟道直达位线。而在 6F² 结构中，电流需沿着"U"形沟道底部下行再折返上行，路径更长，因此电阻也更高。

当然，实施 4F² 技术仍面临挑战，否则它早已被采用。无论是埋入式位线还是垂直沟道晶体管，其高深宽比结构对蚀刻和沉积设备都提出了极高要求。直到几年前，沉积设备仍无法用所需金属（可能是钌或钴）填充深沟槽来制作位线。虽然这种单元布局减少了对准方面的部分挑战，但其更高的密度仍需要极紫外光刻技术。最后，当 6F² 架构仍具备可扩展性时，企业根本没有理由冒险更换技术路线。

在 4F² 技术研发中仍存在几个关键变量，这些因素将决定哪家晶圆厂能实现最低的每比特成本和良率，以及哪些设备供应商可能受益。作为存储单元性能核心的栅极结构，可能采用双栅甚至全环绕栅设计——SK 海力士等厂商仍在对此进行抉择。

在存储单元下方布置外围电路（peri-under-cell）与在存储单元上方布置外围电路（peri-on-cell）之间存在技术选择。传统做法是将外围电路与存储单元并排布置在晶圆正面，但为了提升整体密度，现在会将其移至存储阵列下方。peri-under-cell 方案类似于逻辑芯片的背面供电技术，需要第二片晶圆的熔融键合——先在正面构建控制晶体管阵列，键合支撑晶圆后进行翻转，再构建外围电路层，最后再次翻转晶圆以连接存储节点接触点和电容器本身。该技术利好的设备供应商与背面供电（BSPDN）供应链类似，包括化学机械抛光（CMP）、熔融键合和硅通孔（TSV）刻蚀设备商。

而 peri-on-cell 方案只需将成品存储节点阵列晶圆与外围电路晶圆进行混合键合。虽然这种工艺具有灵活性——外围电路制作时无需担心损伤存储阵列，反之亦然——但它要求混合键合间距必须远低于 50 纳米，这比当前最先进技术还要低一个数量级。尽管如此，海力士等企业已在研发中探索该方案，且其他应用领域也将持续推动混合键合设备的发展。

最后，3D DRAM 技术正在同步研发中。当前进展表明，在 3D 技术成熟前可能还需经历数个 4F² 工艺节点。中国芯片制造商可能成为该领域的破局者——由于 3D 技术不依赖先进光刻工艺，他们具备强烈的研发动机。

非易失性 DRAM

美光科技的非易失性 DRAM（NV 代表非易失性）在 IEDM 2023 首次亮相 18 个月后再度登场。该技术采用 4F² 架构，钌材质字线，以及阵列下 CMOS 结构，并运用了铪锆氧化物铁电材料。若想集合所有尖端工艺打造昂贵存储器，这大概就是标准范式。

相比前代技术，存储单元尺寸惊人地缩小了 27%，单边长度达到 41 纳米，且性能未出现下降。这使得存储密度提升至近 0.6 Gb/mm²，远超当前任何量产商用 DRAM 产品。

理论上 NVDRAM 比传统 DRAM 具有微弱优势，因为它无需消耗电力与时间执行刷新周期。但遗憾的是，其每年节省的电费仅约 1 美元。当单个 DIMM 内存条价格高达 300 美元以上时，这种特殊产品整个生命周期节省的能源成本，远不足以抵消其高昂溢价。不过这项研究中涉及的钌字线、4F² 结构、垂直沟道晶体管以及阵列下 CMOS 等技术，都将适用于未来 DRAM 制程节点。

二维材料

替代硅是一个极高的门槛。任何替代材料不仅需要实现性能更优、密度更高的晶体管，还必须具备实际应用可行性。硅晶圆已是成熟商品，能够轻松在选定区域进行掺杂以形成晶体管沟道。而二维材料目前尚未达到工业化量产的应用水平。我们曾多次以不同形式指出，晶圆级生长工艺是核心障碍。但若芯片制造商或实验室正在攻克这一难题，他们都选择了秘而不宣。我们看到的其他创新论文——英特尔改进接触孔形成工艺、三星构建二维沟道 CFET 晶体管——虽然令人印象深刻，但若材料本身无法实现经济高效的大规模生长，这些创新终将失去意义。

叉片架构

全环绕栅极(GAA)已不再是逻辑芯片领域的"下一件大事"，它正在向大规模量产迈进。叉片架构和互补场效应晶体管(CFET)接过了下一代创新架构的接力棒。作为 GAA 的演进，叉片架构通过在 NMOS 和 PMOS 之间添加介质隔离墙，使 CMOS 中的 N 型与 P 型半区更紧密地靠拢。

传统架构中，NMOS 与 PMOS 器件间距受限于寄生电容和闩锁效应威胁。寄生电容增大会导致芯片运行速度下降、功耗上升；而闩锁效应则会造成晶体管彻底失效，使输入电压 V_dd 直接形成通往接地的失控通路。目前已有若干缓解技术——最重要的是浅沟槽隔离(STI)。

叉片技术是沿袭这一思路的全新理论优化方案。虽然 NMOS 与 PMOS 之间的隔离材料历来采用各类绝缘电介质，但叉片结构需要引入精密的超低介电常数材料层以实现更紧凑的间距。这为制造工艺带来了新的集成挑战与额外成本。

开发一种既能以纳米级厚度沉积成高质量薄膜，又能在后续晶体管制造工艺中保持稳定的材料并非易事。蚀刻或沉积过程中的等离子体损伤尤为棘手。虽然多数论文未在此详细说明其材料解决方案，但传统上在超低介电材料领域领先的应用材料公司（AMAT）很可能参与其中。

叉片结构在栅极控制方面理论上也不如全环绕栅极结构。这是因为栅极仅包裹晶体管沟道的三个面，第四面紧贴叉片壁。本质上这是将鳍式场效应晶体管横向放置。与全环绕栅极相比，虽然提高了密度但牺牲了静电控制性能，这种权衡未必理想。现有几种改良方案：1）轻微回蚀叉片壁，为栅极材料包裹沟道第四面留出空间，但会损失部分微缩优势；2）增加额外纳米片以改善静电控制，但这会提高成本和工艺复杂度。

台积电、IBM 和 IMEC 都深入探讨了叉片晶体管技术。对 IBM 和 IMEC 而言，这项技术的商业应用价值有限。而台积电愿意详谈该技术，甚至可能预示着实际采用意愿不强。截至目前，从已公布的制程节点（包括 14 埃米系列）来看，尚未有采用叉片晶体管技术的计划。

互补式场效应晶体管发展路线

尽管如此，人们已在讨论叉片晶体管技术的潜在继任者。互补式场效应晶体管（CFET）近年来备受关注，我们此前已介绍过其基本原理：

当前工作重点在于工业化应用。虽然单个器件的实验室演示效果良好且展示效果出色，但成本高昂且良率低下。尽管这类技术在会议上备受关注，但我们认为 CFET 技术真正实现大规模量产仍需十年时间。英特尔一位关于"超越 RibbonFET"主题演讲的发言人直言："全环绕栅极技术可能还要沿用十年。"正如铜互连和鳍式场效应晶体管的发展历程，核心逻辑技术往往会比预期多延续 1-2 个技术节点。

中国 FlipFET 设计方案

尽管面临各种制裁，中国在半导体研发领域并未放缓脚步。在所有展示的学术论文中，北京大学提出的 FlipFET 设计最受瞩目，该方案通过新颖的图形化技术实现了与 CFET 相当的功率-性能-面积优势，同时规避了单片集成或顺序集成带来的难题。

FlipFET 技术的核心在于：先为顶部和底部晶体管同步制备鳍片或纳米片结构，但仅对顶部晶体管进行高温源漏极外延生长，随后翻转晶圆暴露背面进行加工。在二次翻转晶圆完成两侧低温工艺前，已完成接触孔和后段金属互连层的图形化。这种方法形成的自对准晶体管堆叠结构，无需克服单片式 CFET 所需的高深宽比加工难题。通过双面栅极制备工艺，还能更灵活地调节顶部与底部器件的阈值电压差异。

然而，FlipFET 的主要缺点在于成本——它以更易集成有源晶体管为优势，却需要承担多重背面工艺流程带来的代价，包括晶圆翘曲和对准误差的更高敏感性，从而导致良率下降。目前该实验室仅在独立晶圆上分别制造了正面与背面晶体管，尚不确定另一侧晶体管的制造会否影响先成型器件的性能。晶圆翻转后微间距接触点与金属层的对准也是潜在难题，但与其他 CFET 方案相比难度应属相当。

中国实验室虽已实现 FlipFET 硅基验证，但并未止步于此。研究团队进一步提出并建模了多种 FlipFET 创新设计：包括采用自对准栅极的 FlipFET、在隔离墙内嵌入电源轨道的叉形片式 FlipFET，甚至将 FlipFET 概念应用于具有高深宽比通孔的单片式 CFET，以实现四层堆叠晶体管设计。

18A 工艺细节

最受瞩目的论文是英特尔关于 18A 制程的演讲。这是业界首次详细公开量产级背面供电工艺的技术细节。

英特尔宣称 18A 制程相较 Intel 3 基准实现了 30%的 SRAM 微缩。这种从鳍式场效应晶体管转向全环绕栅极结构时，通常会获得如此显著的单次性能跃升。单元结构图清晰展示了用单组宽纳米片替代双鳍结构实现的微缩效果：

高密度（HD）单元面积对比显示，18A 工艺与台积电 N5 和 N3E 持平，均为 0.0210 µm²。N2 工艺预计也能从鳍式场效应晶体管（FinFET）向全环绕栅极（GAA）的转型中获得部分优势，但其宣称的 22% SRAM 面积缩减（相较 N3E）主要来自外围电路而非存储单元本身。总体而言，18A 的密度可能略低于 N3P，较 N2 工艺低近 30%。