如何投资边缘 AI 第一部分：边缘端 SRAM 的瓶颈问题

本文信息来源：investinginai

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半导体物理领域正酝酿着一场无声的危机，却几乎无人提及。当业界在为迈向 2nm 逻辑工艺——以及它所承诺的 AI 能力——而欢呼时，真正为这些处理器提供数据支撑的存储技术却停滞不前。这在边缘侧尤为重要：在手机、可穿戴设备、传感器和嵌入式设备中，延迟、隐私和功耗效率并非锦上添花的选项，而是生存的刚需。

一个令人不安的事实是：SRAM 缩放的停滞正在制造一面“密度墙”，威胁到端侧 AI 的整体演进。要解决这一问题，必须对硬件架构和模型优化进行彻底的重新思考。

物理之墙

逻辑晶体管在不断缩小。但 SRAM 却并非如此——至少缩小的速度不同步。

问题在于结构。SRAM 位单元通常由六个晶体管构建（经典的 6T 设计），而这种架构已经触及了物理底线。随着这些单元进一步缩小，电压稳定性会崩溃，相邻单元之间的干扰也会变得无法控制。你可以让逻辑门变得更小，但很难在保持稳定的前提下让存储器变得更小。

其结果就是所谓的“面积税”。SRAM 在每颗芯片上占据的硅片面积比例正变得越来越不协调。在 7nm 节点，SRAM 的芯片面积成本已经很高昂。到了 3nm，相同容量的存储器所占用的相对面积几乎翻了一倍。为了维持原有的存储容量，你不得不支付更多的硅片面积，从而承担更高的成本。

这并非理论上的担忧。它是每个芯片设计师电子表格上的一个成本项目，而且随着每一代工艺的更迭，情况正变得愈发严重。

边缘侧的能源危机

即便你能负担得起面积成本，你也无法负担其功耗开支。

在静态状态下，SRAM 的功耗低于 DRAM。但当你开始频繁访问它时（这在 AI 使用场景中非常普遍），其功耗模式可能与 DRAM 相似且同样昂贵。

但真正的致命伤在于数据传输。

将数据从外部 DRAM 传输到处理器的能耗，比实际的片上计算高出几个数量级。决定功耗预算的是内存访问，而非数学运算。如果没有足够的 SRAM 来将工作数据保留在计算单元本地，那么对于任何电池供电的设备来说，“智能”的成本都将高得令人望而却步。

这就是为什么“内存墙”不仅关乎容量，更关乎边缘推理的基本经济学。增加更多 SRAM 并非易事，但如果没有它，运行 AI 模型将举步维艰。

对边缘 AI 能力的影响

那么，这对我们实际想要运行的 AI 模型意味着什么呢？

这意味着它们放不下。大语言模型和复杂的视觉模型所需的参数存储和激活内存，远远超过了当前边缘侧 SRAM 所能提供的容量。这种差距并非微乎其微，通常达到 10 倍甚至更多。

业界的应对措施是激进的压缩：量化到 4 位甚至 2 位精度、激进的修剪以及知识蒸馏。这些技术确实有效，但也要付出真实的代价。你是在用准确性、细微差别以及所谓的“常识”，来换取在设备上运行的特权。

其结果是硬件碎片化。制造商面临着一个不可能的选择：要么构建一个内存不足的更小、更便宜的芯片（对于有意义的 AI 来说毫无用处）；要么构建一个内存充足但体积庞大、价格昂贵的芯片，但这会使其因价格过高而退出消费市场。这两种选择都不能令人满意。

新兴解决方案：前行之路

好消息是，业界并未停滞不前。几种方法正从不同角度共同攻克这一难题。

MRAM 和 RRAM 等非易失性存储技术改善了功耗问题——它们无需持续的能量输入即可保存数据。其权衡之处在于速度和耐用性（即性能退化前的擦写循环次数），但目前进展稳定。

向模拟内存计算（AiMC）的架构转型尝试将存储和计算合并为单一功能，通过在数据所在地进行计算来消除数据迁移问题。早期结果令人振奋，特别是对于具有可预测访问模式的推理工作负载。

此外还有 3D 集成技术：通过在逻辑芯片上物理堆叠存储器，以最大限度地缩短数据传输距离。这种方法行之有效，但对于大批量、低成本的边缘设备而言，目前的成本依然过高。

这些解决方案中没有一个是万能灵药。每种方案都伴随着各自的工程权衡和制造挑战。但总的来说，它们代表了针对 SRAM 瓶颈的一系列组合投资。

每个人都寄予厚望的边缘 AI 革命？其成败首先取决于如何解决这个内存问题。

在下一篇文章中，我们将通过分析最有可能利用当前边缘计算可能性的用例，探讨这将如何转化为投资机会。请保持关注，感谢阅读。