Co-Packaged Optics（CPO）长期以来被视为能够革新数据中心互连的技术，但其真正走向市场却经历了漫长过程，直到 2025 年才出现具备实际部署条件的产品。在此期间，可插拔光模块始终能够跟上网络需求的发展，并凭借相对更高的成本效益、成熟的部署经验以及基于标准的互操作性，继续作为默认选择。

然而，AI 工作负载所带来的高强度网络需求意味着这一次情况有所不同。AI 网络带宽的发展路线显示，互连的速度、距离、密度和可靠性需求，很快就会超出光模块所能提供的能力范围。CPO 将带来一定收益，并为横向扩展网络（scale-out networking）提供更多选择，但它在纵向扩展网络（scale-up networking）中将居于核心地位。CPO 将在本十年后半段及更长远的未来，成为纵向扩展网络带宽提升的主要驱动力。

当今基于铜的 scale‑up 解决方案（如 NVLink）为每个 GPU 提供高达 7.2 Tbit/s 的巨大带宽——在 Rubin 代中将很快提升至每个 GPU 14.4 Tbit/s。然而，基于铜的链路在传输距离上最多仅限于两米，这意味着 scale‑up 域的规模最多只能覆盖一到两个机架。同时，在铜互连上进一步扩展带宽也变得愈发困难。在 Rubin 中，Nvidia 将通过双向 SerDes 再次实现每条铜通道带宽翻倍，但通过开发越来越快的 SerDes 来在铜介质上实现带宽翻倍是一种极具挑战性的扩展路径，其进展也相当缓慢。CPO 可以提供相同甚至更高的带宽密度，并带来额外的带宽扩展路径，同时还能支持更大规模的 scale‑up 域。

理解 CPO 发展动因的一个起点，是审视在光通信中使用收发器所存在的诸多低效性和权衡。收发器可以用于实现更远的链路距离，但网络交换机或计算托盘前面板上的收发器笼位通常距离 XPU 或交换 ASIC 有 15–30 厘米。这意味着信号必须首先通过 LR SerDes 以电信号形式在这 15–30 厘米的距离上传输，然后在收发器内部由数字信号处理器（DSP）进行信号恢复和均衡，之后再转换为光信号。而在 CPO 架构中，光引擎被直接放置在 XPU 或交换 ASIC 旁边，这使得 DSP 可以被省去，同时可以使用功耗更低的 SerDes 将数据从 XPU 传输到光引擎。与 DSP 收发器相比，这种方式可将数据传输所需的能耗降低超过 50%，并且许多方案的目标是将每比特能耗降低高达 80%。

尽管像 Nvidia 和 Broadcom 这样的横向扩展 CPO 解决方案正在获得更多关注，并被终端客户密切评估，但主要的 Hyperscalers 已经开始规划其纵向扩展 CPO 策略，并向供应商做出承诺。 例如，Celestial AI 预计，到 2028 日历年年底，其收入运行率可达到 10 亿美元 ——我们认为，这主要将由随 Amazon 的 Trainium 4 一同出货的 CPO 纵向扩展解决方案所驱动。

专注于 CPO 的公司如今早已超越论文、试点项目和演示阶段，正在做出诸如光端口架构等关键产品决策，以解决大规模制造问题。用于纵向扩展的 CPO 现在不再是是否以及为何的问题，而是何时以及如何的问题 ——如何将这些系统推向规模化量产，以及像激光器制造商这样的关键组件供应链公司何时能够提升足够的产能。

本文将深入探讨 CPO 的优势与挑战、CPO 架构的工作原理、当前及未来的 CPO 产品、聚焦 CPO 的公司，以及 CPO 相关组件及其各自的供应链。本文旨在为从业者、行业分析师、投资者以及所有对互连技术感兴趣的人士提供一份参考指南。

本文目录与阅读指南

我们将文章分为五个部分——读者可以根据自身兴趣或相关性选择重点阅读的章节。

在 第一部分：CPO 总拥有成本（TCO）分析 中，我们首先分析采用 CPO 如何改变横向扩展（scale-out）和纵向扩展（scale-up）网络的总拥有成本。我们认为，在横向扩展网络中采用 CPO 时，TCO、可靠性以及设备供应商的议价能力将是主要考量因素。我们将探讨 CPO 在横向扩展场景下是否已具备大规模部署的条件，并结合目前关于解决方案可靠性的相关数据进行讨论，例如 Meta 在 ECOC 2025 上展示的 CPO 横向扩展交换机研究 。

在第 2 部分：CPO 介绍与实现中，我们将更深入地探讨 CPO 的工作原理。本节将探讨市场从铜互连到共封装铜（co-packaged copper），以及从数字信号处理器（DSP）光模块到线性可插拔光模块（LPO）再到 CPO 的演进过程，并分析采用 CPO 的动因和论据。同时还将讨论 SerDes 的扩展极限以及作为 SerDes 替代方案的 Wide I/O——尤其是在与 CPO 结合使用时。

在第 3 部分：将 CPO 推向市场中，我们将介绍一系列关键技术，这些技术将使 CPO 得以获得市场动能并实现商业化。我们首先讨论主芯片与光引擎的封装，并详细解释 TSMC COUPE，以及其为何正在成为首选的集成方案。 光纤连接单元（Fiber Attach Units，FAUs）、 光纤耦合以及边缘耦合（Edge Coupling） 与光栅耦合器（Grating Couplers） 之间的差异都将得到深入讲解。我们还将涵盖多种调制器类型，包括马赫-曾德尔调制器（Mach-Zender Modulators，MZMs）、微环调制器（Micro-Ring Modulators，MRMs）以及电吸收调制器（Electro-Absorption Modulators，EAMs）。本节最后将解释 CPO 被采用的核心原因——通过 CPO 实现带宽扩展的多种不同带宽扩展向量 ：更多光纤连接、采用波分复用（WDM）以及更高阶调制。

在第 4 部分：当下与未来的 CPO 产品中，我们将分析当前市场上可获得的 CPO 产品及其相关供应链。我们将从 Nvidia 和 Broadcom 的解决方案开始，然后讨论主要的 CPO 公司。我们将涵盖 Ayar Labs、Nubis、Celestial AI、Lightmatter、Xscape Photonics、Ranovus 和 Scintil，详细介绍每家供应商的解决方案，并权衡各家公司方案的重要优劣取舍。

最后，在第 5 部分：Nvidia 的 CPO 供应链中，我们将通过详细描述 Nvidia CPO 生态系统的供应链来为本报告画上句号，并点名关键供应商，涵盖激光光源、ELS 模块、FAU、FAU 对准工具、FAU 组装、Shuffle Box、MPO 连接器、MT 插芯、光纤以及 E/O 测试 。

第一部分：CPO 总拥有成本（TCO）分析

今年早些时候举办的 Nvidia GTC 2025 上，最受期待的议题之一是 Jensen 宣布了公司首批支持 CPO 的 scale out 网络交换机。值得注意的是，在 scale-up 方面，Nvidia 仍在持续推进铜互连，并不惜采取极端措施来避免转向光学方案，时间甚至延续到 2027 年和 2028 年。

让我们从探讨这些全新的支持 CPO 的交换机开始，首先审视其总体拥有成本，分析 scale-out CPO 所能带来的成本与功耗节省。

Nvidia 在 GTC 2025 主题演讲中公布了三款不同的 CPO 横向扩展交换机，这些产品采用了两种不同的支持 CPO 的交换 ASIC。尽管在 TCO、功耗和部署速度方面具有一定优势，但这些优势尚不足以促使客户一头扎进一种完全不同的部署模式，因此我们预计首批 CPO 横向扩展交换机的采用将较为有限。下面我们来具体分析原因。

典型 AI 集群网络配置及 TCO

典型的 AI 集群包含三种主要的网络架构：后端网络、前端网络以及带外管理网络。其中，使用最频繁且技术要求最高的是后端网络。后端网络用于 GPU 之间的横向扩展通信，使其在集合通信操作中彼此通信并交换数据，以实现训练和推理的并行化。后端网络通常采用 InfiniBand 或 以太网 协议。

由于其高要求，后端网络在总网络成本和功耗中占据主导地位：在基于 InfiniBand、使用 Nvidia 的 X800-Q3400 后端交换机部署的 3 层 GB300 NVL72 集群中，后端网络占网络总成本的 85% 和网络总功耗的 86%。基于 CPO 的交换机和网络解决方案既可用于后端网络，也可用于前端网络，但我们认为现阶段部署的重点将放在后端网络。读者可以在我们的 2024 年《Optical Boogeyman》文章 以及 AI Networking Model 中，找到关于后端网络拓扑、端口、交换机和光模块数量的更多详细信息。希望了解网络总体拥有成本的读者，可以阅读我们的 《AI Neocloud Anatomy and Playbook》文章 。

从整体来看——在 AI 集群的总成本中，网络成本仅次于 AI 服务器本身，位居第二。在采用 3 层 InfiniBand 网络的 GB300 NVL72 集群中，网络成本占集群总成本的 15%；而在 4 层网络中，这一比例上升至 18%。光模块是该成本中的重要组成部分，在使用价格相对更高的 Nvidia LinkX Transceivers 时，占 3 层网络网络成本的 60%。同时，它们还消耗了 3 层网络中 45% 的总网络功耗。

AI 集群中 GPU 数量越多，就越有可能需要更多的网络层级。从两层网络增加到三层乃至更多层级，意味着更高的成本和更大的功耗预算。CPO 不仅可以在网络层数不变的情况下帮助降低功耗和成本，还能够在既定网络层数下扩展可连接的 GPU 数量，从而进一步降低整体功耗和成本需求。

CPO 横向扩展功耗预算

今年早些时候，在 GTC 2025 上，Nvidia 首席执行官 Jensen Huang 指出，仅收发器本身所带来的巨大功耗是推动 CPO 发展的关键动因之一。根据上表中的部分单机架功耗预算，一个由 200,000 个 GB300 NVL72（每机架 72 个 GPU 封装和 144 个计算芯粒）组成、采用三层网络架构的 GPU 集群，将消耗 435 MW 的关键 IT 功率，其中仅光学收发器就会消耗 17 MW。显然，通过消除大部分收发器组件，可以节省极为可观的功耗。

这一点可以通过比较单个 800G DSP 收发器的功耗与 CPO 系统中光学引擎和激光源（按每 800G 带宽计）的功耗来直观体现。800G DR4 光学收发器的功耗约为 16–17W，而我们估算，Nvidia 的 Q3450 CPO 交换机中使用的光学引擎加上外置激光源，每 800G 带宽仅消耗约 4–5W，实现了 73% 的功耗降低。

这些数据与 Meta 在 ECOC 2025 上发表并展示的论文中给出的数据非常接近。在该报告中，Meta 展示了：一个 800G 2xFR4 可插拔光模块的功耗约为 15W，而 Broadcom Bailly 51.2T CPO Switch 中的光引擎和激光源在每交付 800G 带宽时的功耗约为 5.4W，实现了约 65% 的功耗节省。

让我们将这一分析扩展到集群层面。以基于三层网络架构构建的 GB300 NVL72 集群为例，可以看到，在后端网络中将 DSP 光模块替换为 LPO 光模块，可使光模块总功耗降低 36%，网络总体功耗降低 16%。若进一步全面采用 CPO，相比 DSP 光学方案可实现更大的节能效果——光模块功耗可削减 84%。不过，这一节电收益部分被抵消，因为需要在交换机上增加光引擎（OE）和外置光源（ELS），使交换机整体功耗增加 23%。在以下示例中，CPO 场景下的光模块功耗仍然维持在每台服务器 1,000W 的下限，因为我们假设前端网络仍将使用 DSP 光模块。

使用 NVIDIA 的 CPO scale-out 交换机，意味着默认采用了高 radix 网络，尽管这一点对最终用户而言是被“抽象”掉的，因为数据重排是在交换机盒内完成的，而不是像使用非 CPO 的高 radix 交换机那样，通过补线架或章鱼线在交换机盒外完成。相反，这些 NVIDIA CPO 交换机对外呈现为拥有极高端口数量的设备——例如，Quantum 3450 提供 144 个 800G 端口，Spectrum 6800 提供 512 个 800G 端口。之所以使用“默认”一词，是因为 NVIDIA 的非 CPO InfiniBand Quantum Q3400 交换机同样提供 144 个 800G 端口，而其其他 InfiniBand 交换机（例如 QM9700）则仅提供 32 个 800G 端口——只有前者通过这种“盒内高 radix”方式提供了大量有效端口。如此高的端口密度有可能使客户将网络从三层结构扁平化为两层结构，同时也为客户省去了部署 shuffle box、补线架或笨重章鱼线的麻烦，这可能成为一个关键的卖点。 在双层架构情况下，与传统的 DSP 收发器相比，收发器功耗降低了 84%，交换机功耗下降了 21%，整体网络功耗可降低 48%。

Spectrum 6800 交换机在两种可用的逻辑配置下都提供了大量端口——512 个 800G 端口——与 Spectrum 6810 相比，这一点尤为突出，后者仅提供 128 个 800G 端口、256 个 400G 端口或 512 个 200G 端口。对于使用 Spectrum 6810 的 128 个 800G 端口配置，两层网络最多可连接 8,192 个 GPU，而 Spectrum 6800 在 512 个 800G 端口配置下可连接 131,072 个 GPU。

作为简要补充，在一个 L 层网络中，使用一个具有 k 个端口的 Switch 所能支持的主机最大数量由以下公式给出：

神奇之处在于：端口数量 k 会按层数呈指数级增长。因此，对于一个两层网络，通过为每个端口分配一半带宽来将逻辑端口数量翻倍（即将一个 800G 端口切分为两个 400G 端口），无论是采用内部 shuffle（如 Spectrum 6800 的情况）、breakout 线缆，还是双端口收发器，都意味着可支持的主机数量提升至原来的四倍！

本节目前讨论的功耗节省数据听起来非常惊人：三层 CPO 网络可节省 23%，而降至两层 CPO 网络则可节省 48%。但问题在于，对于三层网络而言，网络本身最初仅占整个集群总功耗的 9%。因此，从整体来看，尤其是对于 scale-out 网络，切换到 CPO 所带来的影响被大大稀释。对于三层网络，改用 CPO 可将网络功耗降低 23%，但总体集群功耗仅下降 2%。转向两层网络可将网络成本降低 48%，但总体集群功耗节省也只有 4%。

在考察整个集群的总资本成本时，情况也是类似的。

CPO 横向扩展的总体拥有成本（TCO）

让我们在比较收发器与 CPO 方案时，简要地变焦查看一些成本细节。第一款 NVIDIA CPO Switch——Quantum X800-Q3450 CPO——将采用 72 个光引擎，每个运行在 1.6Tbit/s；后续版本的 Quantum CPO 交换机很可能会转向采用 36 个光引擎，每个运行在 3.2Tbit/s，单价约为 ~$1,000（包含 FAUs），这相当于每套系统总计 $36k 的光引擎成本。

为了更直观地理解这一点，可以考虑如果改用传统光模块的总体成本。非 CPO 的 X800-Q3400 配备了 72 个 OSFP 笼位，使用 1.6T 双端口收发模块，可提供 144 个 800G 端口。假设通用 1.6T DR8 收发模块的单价为 1,000 美元，那么填满这台交换机所需的收发模块总成本将达到 72,000 美元，这一数字是通过 CPO 交换机实现同等带宽所需光引擎和 ELS 预计 3.5 万至 4 万美元成本的两倍。然而，这还未考虑交换机厂商的利润。如果按 60% 的毛利率计算，最终买家所承担的光引擎成本将达到 8 万至 9 万美元，这反而高于采用收发模块方案的成本。此外，还有光纤重排（fiber shuffle）及其他组件，同样需要叠加类似的利润空间。这也解释了为何在考虑收发模块采购成本以及交换机厂商抽取的利润后，迁移到 CPO 所能带来的成本节省未必会十分显著。

我们可以从下表中看到，在三层网络中从可插拔光模块切换到 CPO 时，CPO 组件所增加的额外毛利使交换机成本上升了 81%，从而抵消了不再购买光模块所带来的 86% 节省。总体来看，与使用 DSP 光模块相比，采用 CPO 的整体网络成本仍然低 31%，但与功耗情况类似，服务器机柜在集群 TCO 中占据主导地位，这意味着集群总成本仅下降了 3%。

不过，将网络从三层扁平化为两层可以带来更多的成本节省——集群总成本最高可降低 7%，光模块成本下降 86%，整体网络成本降低 46%。

因此——如果说一方面 CPO 仅能带来最高 7% 的成本节省和最高 4% 的功耗节省，而另一方面却引发了关于现场维护困难、对可靠性和故障“爆炸半径”的担忧（无论是否合理），以及失去与多家光模块供应商议价能力等问题——那为什么 GPU 云仍在采用它？简单的答案是：目前还并未被广泛采用——我们并不预期在短期内超大规模云厂商会快速采用 scale-out CPO 系统。

用于规模化网络的 CPO

相反，我们认为 CPO 在 scale-up 方面是杀手级应用。正如前文所述，主要的超大规模云厂商已经开始承诺在本十年末部署基于 CPO 的 scale-up 解决方案，并与供应商展开合作。

目前，现有的基于铜缆的 scale up 范式正被推向极限，其原因在于铜缆的传输距离受限——在每通道 200Gbit/s 的速率下，最长仅约两米——同时，每通道带宽翻倍的难度也在不断增加。CPO 可以解决这些问题，因为它能够满足带宽密度需求，为未来持续扩展带宽提供多种路径，并释放规模更大的 scale up 世界规模。

一旦在 scale-up 网络中部署了 CPO，scale-up 领域将不再受互连距离的限制。理论上，客户可以将 scale-up 域扩展到任意大的规模。当然，如果希望将 scale-up 域保持在支持全互连（all-to-all）的单层扇出网络中，那么 scale-up 域的规模将受到交换机端口数量（radix）的限制。

Scale-out 与 Scale-up 的 TAM

规模向上（scale up）互连结构的网络需求远高于后端规模扩展（scale-out）网络。GPU 到 GPU 或到交换机的链路需要更高的带宽和更低的时延，以实现 GPU 之间的互联，从而能够一致性地共享诸如内存等资源。

举例来说，Nvidia Blackwell 上的第 5 ^代 NVLink 为每个 GPU 提供 900GByte/s（7,200 Gbit/s）的单向带宽。这是后端 scale-out 网络中每个 GPU 100GByte/s（800 Gbit/s）带宽的 9 倍（在 GB300 NVL72 中使用 CX-8 NIC）。这也使主机侧需要更高的外围带宽密度，从而推动了 GPU SerDes 线路速率的持续提升。

同时还需要认识到，随着 scale-up 域规模的不断扩大，以及 scale-up 互连速度的持续提升，scale-up 互连的 TAM（并最终包括 scale-up CPO）已经大幅超过了 scale-out 网络的 TAM。CPO 的 TAM 很可能将由 scale-up 而非 scale-out 网络应用所主导。

用于规模扩展的铜缆与光学：世界规模、密度与覆盖距离

目前，规模扩展网络完全采用铜缆是有充分理由的。在当前可插拔范式下，使用光学收发器来匹配 NVLink 带宽在成本和功耗方面都将极其高昂，同时还会引入不必要的延迟。此外，计算托盘的面板空间可能也不足以容纳所有这些收发器。铜缆在这种低延迟、高吞吐量的连接场景中表现出色。然而，正如前文所述，铜缆有限的覆盖距离限制了“世界规模”——即在单一规模扩展域内可连接的 GPU 数量。

扩大规模扩展的世界规模是计算扩展中至关重要的一条路径。在当今以推理为主导的模型扩展和测试时计算的时代，在单一规模扩展域内增加更多计算资源、内存容量和内存带宽变得愈发关键。

NVIDIA 的 GB200 系统之所以能够带来巨大的性能提升，是因为它将世界规模从仅有 8 个互连 GPU 扩展到采用全互连拓扑的 72 个互连 GPU。其结果是，通过实施在 scale-out 网络上不可行的、更为复杂的集体通信技术，解锁了显著的吞吐量提升。

在铜互连条件下，这只能在单个机架的占地范围内完成，从而对供电、散热管理以及可制造性提出了极高的要求。该系统的复杂性使得下游供应链至今仍在艰难地提升产能。

NVIDIA 将继续坚持使用铜互连。他们还需要进一步扩大 scale up 的世界规模，以保持领先于正在凭借自身 scale up 网络迅速追赶的 AMD 和各大 hyperscaler。因此，NVIDIA 被迫采取极端手段，在单个机架内扩展 scale up 领域。NVIDIA 在 GTC 2025 上展示的面向 Rubin Ultra 的极端 Kyber 机架架构，可扩展至多达 144 个 GPU 封装（576 个 GPU die）。该机架的密度是本就高度集成的 GB200/300 NVL72 机架的 4 倍。GB200 的制造和部署已经极其复杂，而 Kyber 又将这一难度提升到了新的层次。

光学提供了相反的路径，通过跨多个机架进行扩展来提升整体规模，而不是在有限的物理空间内堆叠更多加速器——后者在电力供应和散热密度方面充满挑战。当前可插拔光收发器已经可以实现这一点，但光收发器的高成本以及其较高的功耗，使得这种方案在实践中并不可行。

用于规模扩展的铜缆 vs 光学：带宽扩展

在铜缆上扩展带宽也变得越来越困难。通过 Rubin，NVIDIA 正在通过采用一种新型双向 SerDes 技术来实现带宽翻倍，其中发送和接收操作共享同一信道，从而在单通道上实现 224Gbit/s 发送 + 224Gbit/s 接收的全双工通信。在铜缆上实现“真正”的每通道 448G 仍然是另一项充满挑战的壮举，其上市时间也存在不确定性。相比之下，CPO 在带宽扩展方面提供了多种路径：波特率、DWDM、额外的光纤对以及调制方式——本文后续将对这些内容进行详细讨论。

CPO 何时才能进入主流应用阶段？

那么，如果 CPO 是解决方案，为什么 NVIDIA 并未将其用于 Rubin Ultra，而是首先应用在其 scale out 交换机上？这要追溯到供应链尚不成熟、制造方面的挑战，以及客户在部署上的犹豫。Quantum 和 Spectrum CPO 交换机的推出，旨在帮助推动供应链规模化，并获取更多关于数据中心中可靠性和可维护性的真实世界数据。

与此同时，Meta 围绕 ECOC 发布的 CPO 可靠性数据提供了一些有价值的信息。 Meta 与 Broadcom 合作开展了这项研究，Broadcom 也发布了一些有用的幻灯片 。在该研究中，Meta 进行了规模相当的测试运行，覆盖了分布在 15 台 Bailly 51.2T CPO 交换机上的多达 1,049k 个 400G 端口设备小时，并公布了最大非零 KP4 前向纠错（FEC）区间：

该论文还解释了在测试期间，链路中未观察到任何故障或不可纠正码字（UCWs），仅在截至 1,049k 个 400G 端口设备小时的整个测试期间观察到一次 FEC bin > 10 的情况。

然而，Meta 并未止步于此。在 ECOC 上展示同一论文的演讲中，他们公布了扩展结果，覆盖高达 15M 个 400G 端口设备小时的测试。这些结果显示，在最初 4M 个 400G 端口设备小时内没有出现 UCWs；同时还显示，400G 2xFR4 收发器的平均无故障时间（MTBF）为 0.5–1M 个设备小时（2xFR4 全球为 550k），而 CPO 的 MTBF 则为 2.6M 个设备小时。

虽然 1500 万端口设备小时听起来是一个很大的数字，但这是以 400G 端口小时为单位计算的。因此——一台 51.2T 交换机运行一小时，就相当于 128 个 400G 端口小时。15 台 51.2T 交换机累计 1500 万个 400G 端口小时，意味着 7812 个实际时钟小时，约合 325 天。实际上，这个 1500 万小时的数字经常被简单地称为“小时”或“设备小时”，而将“端口”这一部分省略。虽然在多达 400 万端口设备小时之前实现零故障和零 UCW 的统计结果非常有帮助，但在行业真正转向 CPO 规模化交换，并为这一技术投入数十亿美元之前，仅仅在实验室环境中对 15 台 CPO 交换机进行 11 个月的测试，显然远远不够。

在动态的现场环境中运行成千上万台横向扩展交换机是一个完全不同的挑战，这些交换机在生产环境中的表现仍有待观察。与实验室相比，生产环境中的温度变化可能更大，从而导致组件性能或耐久性出现未预期的变化。Meta 自家的 Llama 3 论文指出，数据中心中 1–2% 的温度变化会对功耗波动产生不利影响——这种波动是否会以难以预料的方式影响整个网络结构？

即便是听起来很普通的问题，比如数据中心中的灰尘，对支持技术人员来说也是一大祸害，他们可能要花费大量时间清洁光纤端面——当然，CPO 交换机前面板采用的是 LC 或 MPO 类型的可插拔连接器，但 CPO 交换机机箱内部的灰尘又该如何处理？0.06% 的不可维修失效率听起来很有吸引力，但这类故障的影响范围却涵盖 64 个 800G 端口。本文同样聚焦于基于 FR 光模块的 CPO 交换机，尽管下一代 CPO 交换机将基于 DR 光模块。这些只是一些已知的未知因素，而在现场测试中还可能出现更多未知的未知问题。

的确，这些结果在提供可量化的可靠性数据方面，对说服行业具有重要影响。我们的目的并非制造恐惧、不确定性或疑虑（FUD），而是呼吁开展更大规模的现场测试，使行业能够更快地理解并解决不可预见的问题，从而为 CPO，尤其是在 scale-up 网络场景中的更广泛采用铺平道路。

归根结底，Nvidia 的 scale-out CPO 产品发布更多是为真正的大规模量产部署进行的一次演练和前期铺垫。我们认为，在 scale-up 场景中，由于其更具吸引力的 TCO 以及 Performance/TCO 优势，相比 scale-out，其部署规模和影响力将大得多。

此外——在 scale-out CPO 方面，Rubin Ultra 计划在 2027 年推出（我们认为最终会推迟到 2027 年末），而供应链还无法准备好交付数千万个 CPO 端点来支撑 GPU 需求。即便是这个时间表，对 Nvidia 来说也过于激进。这也是为什么 Feynman 世代似乎成为 CPO 注入 Nvidia 生态系统的关键焦点。

现在我们将深入探讨 CPO 的内涵、相关的技术考量、面临的挑战，以及当前生态系统的发展现状。

第二部分：CPO 的引入与实施

什么是 CPO？为什么所有人都如此兴奋？

CPO 将光学引擎直接集成到与高性能计算或网络 ASIC 相同的封装或模块中。这些光学引擎将电信号转换为光信号，从而通过光链路实现高速数据传输。对于超过几米的传输距离，数据通信必须使用光链路，因为基于铜缆的高速电通信无法传输到几米之外。

如今，大多数电到光的转换是通过可插拔光学收发器实现的。在这种情况下，电信号会从交换芯片或处理芯片出发，经过 PCB 行进数十厘米甚至更远，到达机箱前面板或后面板上的物理收发器笼位。可插拔光学收发器就安装在该笼位中。收发器接收电信号后，由光学数字信号处理器（“DSP”）芯片进行重整，然后将信号发送至光引擎组件，由其将电信号转换为光信号。随后，光信号可以通过光纤传输到链路的另一端，在那里，另一只收发器会以相反的流程处理，将光信号重新转换为电信号，并一直传递回目标硅芯片。

在这一过程中，电信号在到达光链路之前需要跨越相对较长的距离（至少对于铜介质而言），并经历多个转换节点。这会导致电信号劣化，并且需要消耗大量功耗以及复杂的电路（SerDes）来进行驱动和恢复。要改善这一点，我们需要缩短电信号必须传输的距离。这就引出了“ 共封装光学（co-packaged optics）”这一概念，即原本位于可插拔收发器中的光学引擎，改为与主芯片进行共封装。由于光学引擎更靠近 XPU 或 Switch ASIC，电气走线长度从数十厘米缩短到数十毫米。这通过最小化电互连距离并缓解信号完整性挑战，显著降低了功耗、提升了带宽密度，并减少了延迟。

下方示意图展示了一种 CPO 实现方式，其中光引擎与计算芯片或交换芯片共封装在同一个封装内。光引擎在初期将位于基板上，未来则会放置在中介层上。

如今，如下图所示的前面板可插拔光学解决方案已被广泛采用。该图的主要意图在于说明：电信号在到达收发器内的光引擎之前，需要先沿着铜走线或飞线电缆跨越一段较长的距离（15–30 厘米）。如上所述，这也就需要使用长距（LR）SerDes 来驱动可插拔模块。

此外，还有一些介于 CPO 与传统前插式光模块之间的中间实现形式，例如近封装光学（NPO）和板载光学（OBO）。

近年来，NPO 作为迈向 CPO 的中间步骤逐渐兴起。NPO 有多种定义。NPO 指的是光学引擎（OE）并非直接放置在 ASIC 的基板上，而是与另一块基板进行共封装。光学引擎仍然是可插拔的，可以从基板上拆卸。电信号仍将从 XPU 封装中的 SerDes 通过一定长度的铜互连通道传输到光学引擎。

还有板载光学（On-Board Optics，OBO），其将光引擎集成到机箱内部的系统 PCB 上，使其更靠近主机 ASIC。然而，OBO 继承了 CPO 的许多挑战，同时在带宽密度和功耗节省方面带来的收益却更少。我们认为 OBO 是“两头不讨好”，因为它结合了 CPO 的复杂性，同时又继承了部分前面板可插拔光模块的局限性。

共封装铜缆

CPO 的另一种替代方案是 “Co-packaged Copper”（CPC）。CPC 使用从基板上的连接器直接引出的铜缆。CPC 所使用的线缆与飞线（flyovers）相同，且目标一致：绕过 PCB 走线。CPC 在飞线方案的基础上更进一步，将插座起点直接放在封装基板本身上。所使用的线缆为双轴电缆（Twinax cables），具有良好的绝缘性能，可降低串扰，与传统电气走线相比可实现显著更低的插入损耗。尽管该方案仍然使用铜，但其在信号完整性方面具有关键优势。CPC 有望为部署 448G SerDes 提供一条可行路径，从而实现封装外互连的进一步扩展。

CPC 的挑战在于封装基板复杂性的提升。该基板需要为数千条电缆进行电源和信号的布线。尽管存在这一挑战，CPC 相比 CPO 仍然显著更为简单，而 CPO 仍需在供应链多个环节克服一系列制造难题。我们认为，CPC 对于某些短距应用尤具吸引力，例如机架内的规模化互连，这一点我们将在下文中探讨。通过绕过高损耗的 CCL 走线，CPC 有可能成为实现 448G 线路速率的关键技术。目前，CPC 也被非常广泛地研究用于实现 448G，因为当如此带宽的信号在 PCB 上传输时会产生不可接受的衰减。

过往阻碍 CPO 市场成熟的因素：为何直到现在才实现？

尽管在技术上更具优势，CPO 的实际落地应用仍然非常有限，原因在于多项推高成本的挑战。这些挑战包括：封装与制造的复杂性（其成本甚至高于光引擎本身）、可靠性和良率方面的担忧，以及由光学与电气组件高度集成所引发的散热管理问题。另一个障碍是行业内缺乏统一标准。此外，客户还担心可维护性问题，这阻碍了从传统可插拔光模块向 CPO 方案的转变。

客户的另一个核心焦虑在于，一旦采用 CPO，可能会失去对成本的掌控。相较于面对数量更少的交换机厂商，在成本上压缩更多数量的收发器厂商要容易得多。

与此同时，作为 CPO 试图取代的现有主流技术——可插拔光模块——仍在持续演进，其性能对几乎所有应用而言已足够成熟，同时也为终端用户带来了更低的心理负担。

在第二部分的剩余内容中，我们将进一步深入探讨采用 CPO 的驱动力。我们将首先解释 SerDes 扩展为何正在接近平台期，从而使得结合 CPO 的 Wide I/O 等其他接口类型变得必要，随后将进入制造方面的考量以及商业化路径。我们将讨论关键的单个 CPO 组件，例如光引擎、光纤耦合、外部激光源和调制器。最后，我们将介绍通过 CPO 扩展带宽的路线图。

超越基于 DSP 的收发器：从 LPO 到 CPO

DSP 收发器同时负责光信号的发送和接收，并包含一个负责电光转换的“光引擎”（OE）。该 OE 由用于发送光信号的驱动器（DRV）和调制器（MOD），以及用于接收光信号的跨阻放大器（TIA）和光电探测器（PD）组成。

另一个重要的组件是光学 DSP 芯片，它有时会将 Driver 和/或 TIA 集成在同一个封装中。从主机的交换或处理芯片发出的高频电信号，需要通过存在损耗的铜走线走过相对较长的距离，才能到达位于服务器机箱前端的收发器。DSP 负责对该信号进行重新定时和重新整形，通过执行误差校正以及时钟/数据恢复，来补偿信号从交换机或 ASIC 硅片经过基板或其他传输介质时产生的电信号劣化和衰减。在调制方面，对于 PAM4 调制（4 电平脉冲幅度调制），DSP 会将二进制信号映射为四个不同的幅度电平，从而提升每个信号所承载的比特数，实现更高的比特率和更大的带宽。

DSP 芯片是收发器中功耗最高且成本最昂贵的组件之一，甚至可能是最耗电、最昂贵的。以 800G SR8 收发器为例，DSP 几乎占据了整个模块总功耗的约 50%，这也是业界如此关注去除 DSP 的原因所在。

一个采用双层 InfiniBand 网络的 18k GB300 集群构建将需要 18,432 个 800G DR4 收发器和 27,648 个 1.6T DR8 收发器。由于使用 DSP 带来的额外成本和功耗需求，将会显著增加总体拥有成本。若为 800G DSP 预留 6–7W、为 1.6T DSP 预留 12–14W，仅后端网络在整个集群范围内就将累计约 480kW 的 DSP 功耗，即每个服务器机架约 1.8kW。当收发器来自高端品牌供应商时，其成本几乎可占集群总拥有成本的 10%。因此——鉴于 DSP 通常占据典型收发器功耗的 50%，并占 BoM 成本的 20–30%——一些人将 DSP 视为成本和能效方面的头号公敌。

反对 DSP 的 crusade

DSP 所占据的高成本和功耗比例促使行业寻求能够去中介化 DSP 的技术。针对 DSP 的第一波攻势是线性可插拔光学（LPO）——其目标是彻底移除 DSP，并由交换机中的 SerDes 直接驱动收发器中的 TX 和 RX 光学器件。然而，正如我们在 2023 年对 DSP 预言家 Loi Nguyen 的采访中他所正确预测的那样 ，LPO 迄今尚未真正起飞。

CPO 将 LPO 概念推进到更进一步，通过将光引擎与计算芯片或交换芯片放置在同一封装中。CPO 的一个关键优势在于，由于主机与光引擎之间的距离极短，原本位于收发器中的 DSP 不再是必需的。相比 LPO，CPO 还更进一步，因为它通过消除对功耗和面积占用都很高的 LR SerDes 的需求，转而采用更短距离的 SerDes，甚至在宽 I/O 接口的情况下使用时钟转发的宽带 D2D SerDes，从而解锁了大幅更高的芯片边缘布线密度。

人们经常引用的一种说法是，CPO 在过去二十年里一直“近在咫尺”——但为什么它长期以来都未能真正起飞？为什么行业更倾向于坚持使用可插拔的 DSP 收发器？

可插拔收发器的一个关键优势在于其高度的互操作性。借助 OSFP、QSFP-DD 等标准外形规格，并遵循 OIF 标准，客户通常可以独立于交换机和服务器厂商来选择收发器供应商，从而获得更大的采购灵活性和更强的议价能力。

另一个巨大的优势是现场可维护性。收发器的安装和更换非常简单，只需远程人员即可将其从交换机或服务器机箱中拔出。相比之下，在 CPO 架构中，光引擎的任何故障都可能导致整个交换机无法使用。即使是可维修的故障，排查和修复过程也可能十分复杂。通常情况下，激光器是最常见的故障点，因此目前大多数 CPO 实现采用可插拔的外部激光光源，以提升可维护性和可更换性，但对于其他不可插拔的 CPO 组件发生故障，仍然存在一定的担忧。

为什么选择 CPO？I/O 挑战、带宽密度与瓶颈

除了摆脱高功耗且成本高昂的 DSP，并尽量减少或消除对 LR SerDes 的使用之外，采用 CPO 的另一个巨大优势在于，相对于能耗而言，其互连带宽密度更高。

带宽密度衡量的是单位面积或每个通道所传输的数据量，反映了有限空间在高速数据传输中的利用效率。能效则量化了传输单位数据所需的能量。

因此，互连的带宽密度相对于能耗是评估特定互连客观质量时非常重要的性能指标（FoM）。当然，理想的互连还必须同时满足距离和成本参数的要求。

在观察下图时，一个清晰的趋势显现出来：随着距离的增加，电互连的这一性能指标呈指数级下降。此外，从纯电接口过渡到需要光–电转换的接口，会引入显著的效率下降——幅度可能达到一个数量级。这种下降的原因在于，需要消耗能量将信号从芯片驱动到位于前面板的收发器，同时还需要更多能量为光学 DSP 供电。基于 CPO 的通信在该性能指标上的曲线明显高于可插拔方案。如下图所示，在相同距离范围内，CPO 在单位面积和单位能耗下提供更高的带宽密度，使其成为一种客观上更优的互连方案。

这张图也说明了一句格言：“能用铜就用铜，必须时才用光。” 在条件允许的情况下，基于铜缆的短距离通信表现更优。NVIDIA 采纳了这一理念，其机架级 GPU 架构的设计完全以突破机架内密度极限为目标，从而最大化通过铜互连可组网的 GPU 数量。这正是 GB200 NVL72 所采用的 scale-up 网络架构背后的逻辑，NVIDIA 在其 Kyber rack 中更是将这一思路进一步推进。然而——随着 CPO 成熟度的提升，使其在 FoM 曲线中的相应区间具备可行性只是时间问题，并且从单位 TCO 性能的角度来看，也将变得值得采用。

输入/输出（I/O）速度瓶颈与阻碍

虽然晶体管密度和计算能力（以 FLOPs 表示）实现了良好扩展，但 I/O 的扩展速度却慢得多，从而在整体系统性能中形成瓶颈：由于片外传输的数据需要通过有机封装基板上数量有限的 I/O 引脚逸出，可用于片外 I/O 的“岸线”资源极其有限。

此外，提升每个单独 I/O 的信号速率正变得越来越具有挑战性且功耗高昂，进一步限制了数据移动。这也是过去数十年来互连带宽相对于其他计算发展趋势扩展如此不理想的关键原因之一。

由于单个倒装芯片 BGA 封装中凸点数量的限制，用于 HPC 应用的封装外 I/O 密度已趋于停滞。这对扩展逃逸带宽构成了限制。

电气 SerDes 扩展瓶颈

在 I/O 数量受限的情况下，实现更高外逃带宽的方式就是提升每个 I/O 信号的工作频率。目前，NVIDIA 和 Broadcom 处于 SerDes IP 的技术前沿。NVIDIA 在 Blackwell 中出货了 224G SerDes，这正是其实现超高速 NVLink 的关键。同样，Broadcom 自 2024 年底起已在其光学 DSP 中开始提供 224G SerDes 样品。并非巧合的是，这两家在行业中交付最多 AI FLOPs 的公司，同时也是高速 SerDes IP 的领导者。这进一步强化了 AI 性能与吞吐量之间的根本关联，即在提供原始计算能力的同时，最大化数据移动效率同样至关重要。

然而，在理想的传输距离下提供更高的线路速率正变得愈发困难。随着频率的提升，插入损耗也随之上升，如下图所示。我们可以看到，在更高的 SerDes 信号速率下，尤其是信号路径长度增加时，损耗显著加剧。

SerDes 扩展正接近平台期。在没有额外信号恢复组件的情况下，更高的速率只能在非常短的距离内维持——而这些组件反过来又会增加复杂度、成本、延迟和功耗。实现 224G SerDes 一直以来都非常困难。

展望 448G SerDes，其在超出仅数厘米距离上的可行性仍然更加不确定。NVIDIA 正在 Rubin 中通过采用双向 SerDes 技术，实现每个电气通道 448G 的连接能力。要实现真正的 448G 单向 SerDes，还需要进一步的技术发展。我们可能需要转向更高阶的调制方式，例如 PAM6 或 PAM8，而不是自 56G SerDes 时代以来一直占主导地位的 PAM4 调制。使用每个信号编码 2 比特的 PAM4 要实现 448G，将需要 244Gbaud 的波特率，而这很可能由于过高的功耗和插入损耗而难以承受。

SerDes 扩展停滞成为 NVLink 扩展的障碍

在 NVLink 协议中，NVLink 5.0 的带宽相比 NVLink 1.0 提升了 11 倍以上。然而，这种增长并非来自通道数量的大幅增加，通道数仅从 NVLink 1.0 的 32 条小幅提升至 NVLink 5.0 的 36 条。规模提升的关键驱动力在于 SerDes 通道速率提升了 10 倍，从 20G 提升至 200G。然而在 NVLink 6.0 中，Nvidia 预计将继续停留在 200G SerDes，这意味着其必须实现通道数量翻倍——其通过采用双向 SerDes 的方式巧妙地实现这一点，在使用相同数量物理铜线的情况下有效地将通道数翻倍。进一步来看，无论是继续提升 SerDes 速率，还是在有限的岸线资源约束下塞入更多通道，都会变得愈发困难，总体逃逸带宽也将因此受限。

对处于技术前沿、以吞吐量作为核心竞争力的公司而言，扩展逃逸带宽至关重要。对于 NVIDIA 来说，其 NVLink scale up 互连架构是重要的护城河，而这一瓶颈可能会使 AMD 以及大型超大规模云服务商等竞争对手更容易迎头赶上。

解决这一困境的方法——换一种说法，即所需的必要折中——是尽可能缩短电气 I/O，并将数据传输尽可能靠近主机 ASIC 地卸载到光链路上，从而实现更高的带宽。这正是 CPO 被视为互连领域“终极圣杯”的原因。CPO 使光通信能够在 ASIC 包内实现，无论是通过基板还是通过中介层。电信号只需在封装基板上行进几毫米，或理想情况下通过质量更高的中介层行进更短的距离，而不再需要在高损耗的覆铜板（CCL）中传输数十厘米。

因此，SerDes 可以针对更短的传输距离进行优化，这所需的电路规模远小于等效的长距离 SerDes。这不仅使设计更容易，同时还能降低功耗并减少硅面积。这种简化使更高速的 SerDes 更易于实现，并延展了 SerDes 的扩展路线图。尽管如此，我们仍然受制于传统的带宽模型，即带宽密度仍然与 SerDes 速度成比例扩展。

为了实现更高的带宽密度，在极短距离内，宽 I/O PHY 相比 SerDes 接口是更好的选择，其在单位功耗下可提供更高的带宽密度。宽 I/O 同时也意味着需要更加先进的封装。然而，在 CPO 的场景下，这一点并非问题：封装本身已经非常先进，因此集成宽 I/O PHY 几乎不会增加额外的封装复杂度。

宽 I/O 与 SerDes

一旦不再需要将电信号驱动到相对较长的距离，我们就可以完全摆脱串行接口，转而使用宽接口，在短距离内提供更高得多的边缘 I/O 密度。

一个典型例子是 UCIe 接口。UCIe-A 可提供高达约 10 Tbit/s/mm 的边缘 I/O 密度，专为先进封装而设计（例如通过中介层进行 chiplet 互连，距离在 2mm 以下）。在一颗光罩尺寸芯片的长边上，这相当于最高 330 Tbit/s（41 TByte/s）的封装外带宽。两侧边缘合计则可提供 660 Tbit/s 的双向封装外带宽。相比之下，Blackwell 的封装外带宽仅为 23.6 Tbit/s，等效于约 0.4 Tbit/s/mm 的边缘 I/O 密度，差距非常显著。

当然——这并不是一项一一对应的比较，因为这些片外 PHY 需要用于驱动长距离传输。事实上，这正是所要说明的关键：在 CPO 架构下，传输距离不再是需要考虑的因素，因为信号不再通过电方式进行长距离驱动。在 10 Tbit/s/mm 的带宽密度下，瓶颈已不在电接口，而是在链路的其他部分，具体来说，是另一侧光纤所能承载并“逃逸”出去的带宽规模。

达到这一约束状态是一个距离当今现实非常遥远的最终阶段，光电引擎（OE）将不得不与主芯片共享同一个中介层（interposer）。将 CPO 直接集成到中介层本身，在路线图上的时间点甚至比在基板上可靠集成 OE 还要更远。基板上的 PHY 性能自然较差，其中 UCIe-S 提供的边缘带宽密度约为 1.8 Tbit/s/mm。即便如此，这相比我们认为 224G SerDes 所能提供的约 0.4 Tbit/s/mm，仍然是一次显著的提升。

然而，尽管宽接口具备优势，Broadcom 和 NVIDIA 仍在其路线图中坚持采用电 SerDes。主要原因在于他们认为 SerDes 仍然可以继续扩展，并且需要围绕铜互连进行设计，尤其是在光互连采用进展缓慢的情况下。此外，混合式共封装铜与共封装光学解决方案更有可能长期存在，这要求他们同时针对两者进行优化。采取这种方法是为了消除针对不同解决方案进行多次流片的需求。

链路弹性

链路弹性和可靠性是推动 CPO 技术发展的其他重要因素。在大型 AI 集群中，链路宕机是影响整体集群可用性的一个重要因素，即使在链路可用性和稳定性方面取得很小的提升，也能为基础设施投资带来巨大的回报。

如今，在一个使用可插拔模块、链路数量接近 100 万的大规模 AI 集群中，每天可能会发生数十次链路中断。其中一部分是由于组件故障或硬件质量问题导致的“硬”失效，而更多的是由可插拔方案固有的复杂性和多样性所带来的多种根本原因引发的“软”失效。失效模式呈现出明显的长尾特征，包括但不限于信号完整性问题及其波动、连接器和焊线质量、组件和引脚上的污染、噪声注入以及其他瞬态效应。这些问题与组件本身的失效相关性很低。由于某种链路失效而被退回的光模块中，有 80% 被判定为“未发现问题”。

CPO 通过以下方式显著降低了大规模 AI 网络中高速信号路径的内在复杂性和可变性：

• 显著减少光学接口中的组件数量。在光子级和芯片/封装级实现高度集成，降低关键高速组件的复杂性，并提升系统级的可靠性和良率。同时，E/O 接口数量也随之减少，从而将每个接口处产生的功率损耗降至最低。
• 通过将光引擎封装在一级封装上，并采用高度明确且确定性的设计规则和制造公差，显著提升主 ASIC（例如 switch）与光引擎之间主机电气接口的信号完整性。插入损耗、反射以及其他非线性失真得到显著降低
• 减少交换机中跨端口的高速信号路径差异性，这种差异会为 DSP 信号处理、主机和模块均衡、主机和模块固件以及链路优化算法带来额外开销和复杂性。所有可插拔模块解决方案以及主机 SerDes 都必须被设计为能够适应这种逐端口性能差异，从而导致系统复杂度提升并增加潜在故障点

消除光链路部署中的“人为”因素。CPO 交换机或光引擎在出厂时已完成全组装并通过测试，属于“已知良品”，在交换机中部署光器件无需大量现场操作，而这些现场操作往往会导致安装差异、损坏、污染，以及系统与光模块之间的兼容性问题。

第三部分：将 CPO 推向市场及部署挑战

CPO 光引擎的制造考量与市场进入策略

CPO 尚未以足以支撑大规模应用的数量进行制造。此前，Broadcom 是唯一一家出货采用 CPO 的量产系统的厂商，其 Bailly 和 Humboldt 交换机均采用了 CPO，如今 NVIDIA 也开始加入这一赛道。这些产品的出货量仍然非常有限。CPO 引入了大量全新的制造工艺，并带来了显著的可制造性挑战。鉴于供应链尚不成熟且缺乏可靠性数据，客户在采用该技术时也自然表现出较为谨慎的态度。

要让 CPO 真正落地，必须由行业领军者投入资金推进这些产品的配送，推动供应链发展出可规模化的制造与测试流程。NVIDIA 正在率先迈出这一步，其目标是让供应链做好准备，识别并解决相关问题，并为数据中心运营商做好迎接我们认为将成为“杀手级”应用的准备：Scale-up 网络。围绕 CPO 有几个关键组成部分和需要重点关注的事项，它们都会对性能和可制造性产生影响，包括：

1. 主机与光引擎封装
2. 光纤与光纤耦合
3. 激光光源与波长复用
4. 调制器类型

主机与光引擎封装

顾名思义，“共封装光学”从根本上来说是一项封装与组装方面的挑战。

光引擎同时包含光学组件和电学组件。光探测器和调制器是光学组件，集成在“PIC”（光子集成电路）中。驱动器和跨阻放大器是电路组件，包含在“EIC”（电集成电路）中。PIC 与 EIC 需要集成在一起，光引擎才能正常工作。为实现这种 PIC–EIC 集成，存在多种封装方式。

光引擎可以采用单片式架构，即将 PIC 和 EIC 制造在同一片硅晶圆上。单片集成在寄生效应、延迟和功耗方面是最为优雅的方案。Ayar Labs 在其第二代 TeraPHY 芯粒中采用的正是这一方法（尽管其下一代芯粒将转向 TSMC 的 COUPE）。GlobalFoundries、Tower 以及 Advanced Micro Foundry 都是能够提供单片 CMOS 与 SiPho 工艺的代工厂。然而，单片工艺在几何尺寸上通常止步于约 35nm 以下，因为光子工艺无法像传统 CMOS 那样持续缩放。这限制了 EIC 的能力，尤其是在 CPO 系统对更高通道速率的需求下。尽管在结构上具备天然的简洁性与优雅性，但这一点使得单片集成在扩展性上成为致命瓶颈。这也是 Ayar Labs 将其路线图转向异构集成光引擎的重要原因，以实现进一步的规模扩展。

异构集成正成为主流方案，该方案通过采用 SiPho 工艺制造 PIC，并通过先进封装将其与来自 CMOS 晶圆的 EIC 集成在一起。目前存在多种封装解决方案，封装技术越先进，所能提供的性能就越高。其中，3D 集成在带宽和能效方面表现最佳。EIC 与 PIC 通信中的一个主要问题是寄生效应，它会侵蚀性能。大幅缩短走线长度可以显著降低寄生效应，从而提升耦合效率：从带宽和功耗的角度来看，3D 集成是实现 CPO 性能目标的唯一途径。

TSMC COUPE 正在成为首选的集成方案

TSMC 正在竞速向前，成为无论是无晶圆厂巨头还是初创公司在下一代 OE 中的首选代工合作伙伴。首批采用 CPO 端点的大批量产品将以 “COUPE” 之名推出，即 “Compact Universal Photonic Engine”（紧凑型通用光子引擎）。这包括 EIC 和 PIC 的制造，以及在 TSMC 的 COUPE 解决方案下实现的异构集成。Nvidia 在 GTC 2025 上自豪地展示了其 COUPE 光学引擎，这些产品也将成为首批出货的 COUPE 产品。Broadcom 同样在其未来路线图中采用 COUPE，尽管其现有多代 OE 是与其他供应链合作伙伴共同开发的。如前所述，Ayar Labs 此前一直依赖 Global Foundries 的 Fotonix 平台来实现单片光学引擎，如今其路线图中也加入了 COUPE。

与其在传统 CMOS 逻辑领域的主导地位相比，TSMC 此前在硅光子学领域的布局相对有限，该领域中 Global Foundries 和 Tower Semi 一直是更受青睐的代工合作伙伴。然而，近年来 TSMC 在光子能力方面正迅速追赶。TSMC 还为 EIC 组件带来了其在先进 CMOS 逻辑上的无可置疑的优势，以及其领先的封装能力——TSMC 是唯一一家在合理规模上成功展示晶粒到晶圆混合键合能力的代工厂，并已大规模出货多款 AMD 混合键合芯片。混合键合是在 PIC 与 EIC 之间实现连接的一种性能更优的方式，但其成本也显著更高。Intel 正在开发类似的能力，但在开创这项技术的过程中面临了重大的挑战。

总体而言，尽管此前其独立的 SiPho 能力相对较弱，TSMC 现已成为 CPO 领域中的一个非常关键参与者。与其他主要参与者一样，TSMC 旨在尽可能多地掌控整个价值链。通过采用 TSMC 的 COUPE 解决方案，客户实际上等同于承诺使用由 TSMC 制造的 PIC，因为 TSMC 并不为其他晶圆代工厂的 SiPho 晶圆提供封装服务。事实上，许多专注于 CPO 的公司已经明确转向，将 TSMC 的 COUPE 作为其未来几年市场进入策略中的组成部分。

芯片制造 ：TSMC 提供一整套完善的芯片制造解决方案。EIC 采用 N7 节点制造，集成了高速光调制器驱动器和 TIA，同时还结合了加热器控制器，以实现波长稳定等功能。另一方面，PIC 采用 SOI N65 节点制造，TSMC 为光子电路设计、光子版图设计与核实，以及光子电路的仿真与建模（涵盖 RF、噪声和多波长等方面）提供了广泛支持。

EIC 和 PIC 通过 TSMC-SoIC-bond 工艺进行键合。正如前文所述，互连走线越长，寄生效应越大，从而降低性能。TSMC 的 SoIC 是一种无凸点接口，在非单片集成的前提下提供了尽可能短的走线长度，因此是对 EIC 和 PIC 进行异构集成时性能最优的方案。如下面所示，在等功耗条件下，基于 SoIC 的 OE 相比采用凸点集成的 OE，带宽密度提升超过 23 倍。

COUPE 支持完整的光引擎设计与集成流程。在光学 I/O 方面，它支持 µLens 设计，可在晶圆级或芯片级集成微透镜，并提供涵盖反射镜、µLenses、光栅耦合器（GC）和反射器的光学 I/O 路径仿真。针对 3D 堆叠，COUPE 支持 3D 楼层规划、SoIC‑X/TDV/C4 bump 布局实现、接口物理检查，以及高频信道模型的提取与仿真。为确保无缝开发，公司还提供完整的 PDK 与 EDA 工作流程，用于 COUPE 的设计与验证，使设计人员能够高效地实现其技术。

耦合 ：正如我们稍后将更详细说明的那样，主要有两种耦合方式——光栅耦合（GC）和边缘耦合（EC）。COUPE 在 GC 和 EC 两种方案中均采用同一套基于 EIC/PIC 的无凸点堆叠结构。然而，COUPE-GC 结构将特有地使用硅透镜（Si lens）和 MR（金属反射器），而 COUPE-EC 则将独有 EC 端面（用于将 EC 终止到光纤）。在 GC 情况下，Si lens 设计在一块 770µm 的硅载体（Si-carrier）上，MR 直接布置在 GC 下方，并配有为光学性能所需的优化介质层。随后，Si-carrier 通过 WoW（wafer-on-wafer）方式键合到一片 CoW（chip-on-wafer）晶圆上。

光纤连接单元（FAU）：FAU 需要根据 COUPE 的光路进行协同设计。FAU 的目的是以低插入损耗将光从硅透镜耦合进入光纤。随着 I/O 数量的增加，制造难度也会提升，但如果行业能够遵循特定标准，则研发周期和成本可以降低。总体而言，每个组件都需要经过优化设计，以实现最佳的光学性能。

产品路线图 ：COUPE 的首批迭代将是在基板上的光引擎，最终目标是能够将光引擎（OE）放置到中介层（interposer）上。中介层可提供更高的 I/O 密度，从而实现光引擎（OE）与 ASIC PHY 之间更大的带宽，单个光引擎（OE）的带宽有望高达 12.8 Tbit/s，折合约为 4 Tbit/s/mm。集成中介层的挑战在于需要扩大中介层尺寸（其成本高于封装基板）以容纳光引擎（OE）。

这就是为什么博通正在转向采用台积电的 COUPE 用于其 CPO 解决方案，尽管其此前已基于 SPIL 开发的扇出型晶圆级封装（FOWLP）方案迭代了多代 CPO。值得注意的是，博通已在其未来的 switch 和客户加速器产品路线图中确定采用 COUPE。我们了解到，由于电信号需要通过贯穿模塑通孔（TMV）才能到达 EIC，FOWLP 方案因寄生电容过大而无法将单通道速率扩展到 100G 以上。为了保持具有竞争力的产品路线图，博通必须转向 COUPE，该方案提供了更优异的性能和可扩展性。这彰显了台积电的技术优势，使其即便在光学这一传统上被认为实力较弱的领域，也能够赢得项目。

将 OE 与主机封装在一起

OE 本身被放置在一个基板上，随后该基板以倒装芯片方式键合到主机包上。对 OE 进行共封装需要大量的包面积，这就要求显著放大包基板或中介层，具体取决于其放置位置。对于 Nvidia 的 Spectrum-X Photonics 交换 ASIC 包，其基板尺寸将达到 110mm × 110mm。作为对比，Blackwell 包的尺寸为 70mm × 76mm，而这本身已经是一个非常大的芯片包。

此外，在基板上集成更多元件也会带来良率挑战。同样地，对于 Spectrum-X，需要先将 36 个已知良品的 OE 通过倒装芯片方式键合到基板上，之后再进行中介层模块的键合，完成“on Substrate”步骤，以完成 CoWoS 组装。

同样地，对于中介层而言，制造尺寸大得多的中介层成本高昂，并且需要键合更多的元件，带来了良率方面的挑战。此外，随着中介层/基板尺寸的扩大，翘曲问题会更加突出，从而进一步加剧这些挑战。

FAU 与光纤耦合

光纤从 OE 中引出以进行数据传输。一个光学通道由两根光纤或一对光纤（发送加接收）组成。光纤耦合——将光纤与芯片上的波导进行精确对准，以实现平滑且高效的光传输——是 CPO 中至关重要且具有挑战性的步骤，而光纤阵列单元（Fiber Array Units，“FAUs”）被广泛应用于 CPO 中以协助完成这一过程。主要有两种实现方式，即边缘耦合（EC）和光栅耦合（GC）。

边缘耦合

边缘耦合是将光纤沿芯片的边缘进行对准。从下图可以看出，光纤端面必须与芯片的抛光边缘精确对齐，才能确保光束准确进入边缘耦合器。光纤端部的微透镜用于聚焦并引导光线朝向芯片，使其顺利耦入波导。波导锥形结构逐渐变宽，实现平滑的模场过渡，从而减少反射和散射，确保耦合效率。如果没有这样的透镜和锥形结构，在光纤端面与波导端面之间的接口处会产生显著的光学损耗。

边缘耦合因其低耦合损耗、能够适用于宽波长范围以及对偏振不敏感而受到青睐。然而，它也存在一些缺点：

1. 制造工艺更加复杂，需要进行下切和深度刻蚀；
2. 由于其是一维结构，光纤密度可能受到限制；
3. 它与芯片堆叠不兼容（因为 TSV 需要进行减薄）；
4. 在外形尺寸、机械应力、翘曲以及光纤处理方面的机械可靠性挑战；
5. 其热可靠性较低；并且
6. 总体而言，生态系统兼容性不足。

Global Foundries（GFS）在今年的 VLSI 会议上展示了一款单片集成的 SiN 边缘耦合器，该耦合器在其标志性的 45nm“Fotonix”平台上实现了 32 个通道和 127µm 间距。

光栅耦合（GC）

在光栅耦合器（GC）中，光从顶部进入，光纤以一个较小的角度放置在光栅上方。当光到达光栅时，周期性结构会将光散射并向下折射，引入到波导中。

光栅/垂直耦合的主要优势在于可以布置多排光纤，从而使每个光学引擎容纳更多光纤。GC 也不需要放置在基底的底部，因此可以将 OE 放置在中介层（interposer）上。此外，GC 不需要极端精确的定位，并且可以通过简单的两步刻蚀工艺更容易地制造。GC 的缺点在于，单偏振光栅耦合器只能在有限的波长范围内工作，并且对偏振高度敏感。

NVIDIA 由于 GC 的多项优势而偏好采用该方案——它能够实现二维密度，具有更小的占用面积，更易于制造，并且相较于 EC 支持更简单的晶圆级测试。然而，该公司也清楚 GC 的多项不足——它通常会引入更高的光学损耗，并且其光学带宽比 EC 更窄（而后者通常可以支持更宽的光谱范围）。

TSMC 显然也更偏好 GC，其在其 COUPE 平台中得到了支持。

激光器类型与波分复用（WDM）

将激光器集成到 CPO 中主要有两种方式。

第一种方式是片上激光器（on-chip lasers），将激光器与调制器集成在同一块光子芯片上，通常通过将 III‑V（InP）材料键合到硅上实现。尽管片上激光器可以简化设计并降低插入损耗，但也存在一些挑战：

1. 众所周知，激光器是系统中最容易发生故障的组件之一——如果将其集成到 CPO 引擎中，一旦失效将产生很大的“爆炸半径”，因为这会导致整块芯片失效；
2. 激光器同样对热量非常敏感，将其放置在共封装光电（co-packaged OE）中会使激光器暴露在高温环境下，因为它将非常接近系统中最热的部分——主芯片（host silicon），这只会进一步加剧这一问题；
3. 片上激光器通常难以提供足够高的输出功率。

行业达成共识的一种方案是采用外部光源（ELS）。激光器位于一个独立的模块中，通过光纤与光引擎相连接。通常情况下，该激光器采用类似 OSFP 的可插拔封装形式。在激光器发生故障这一相当常见的情况下，这种架构能够简化现场维护。

ELS 的缺点在于功耗较高。如下图所示，在基于 ELS 的系统中，由于连接器损耗、光纤耦合损耗以及调制器效率低下等多种因素，输出功率在多个阶段发生损失。因此，该系统中的每个激光器都必须提供 24.5 dBm 的光功率，以补偿损耗并确保可靠传输。高输出功率的激光器会产生更多热量，并在热应力下加速老化，其中激光器和热电冷却器约占 ELS 功耗的 70%。尽管在激光器设计、封装以及光路方面的渐进式改进有所帮助，但激光器高功率需求的问题仍未得到彻底解决。

在今年的 VLSI 会议上，NVIDIA 突出了其生态系统中的多家激光合作伙伴：Lumentum 提供单个高功率 DFB，Ayar Labs 提供 DFB 阵列，Innolume 提供量子点锁模光梳，而 Xscape、Enlightra 和 Iloomina 则提供受激非线性谐振光梳。

Nvidia 也讨论过将 VCSEL 阵列作为一种潜在的替代激光解决方案进行探索。尽管单根光纤的数据速率会更低，并且可能存在一些散热问题，但 VCSEL 在功耗和成本效率方面具有优势，适用于“宽而慢”的应用场景。话虽如此，我们并不认为这会成为 Nvidia 的当务之急。

波分复用（WDM）是指将多种不同波长（或称 lambda）的光通过同一根光纤进行传输。WDM 常见的两种变体是粗波分复用（CWDM）和密集波分复用（DWDM）。CWDM 通常承载的通道数量较少，且通道间隔相对较大（通常为 20 nm 间隔）；而 DWDM 则以非常紧密的间隔在同一光纤中部署大量通道（通常小于 1 nm 间隔）。CWDM 由于更宽的通道间隔而限制了容量，而 DWDM 更窄的间隔则可以容纳 40、80，甚至超过 100 个通道。WDM 之所以重要，是因为目前提出的大多数 CPO 实现都受限于可连接到光引擎的光纤数量。光纤对数量有限，意味着必须最大化每一对光纤的利用率。

调制器类型

当激光进入 PIC 后，会经历一个由驱动器驱动的调制阶段，在该阶段中，电子信号被编码到激光的波长上。用于这一过程的三种主要调制器类型是 Mach-Zender Modulators（MZMs）、Micro-Ring Modulators（MRMs）以及 Electro-Absorption Modulators（EAMs）。每一个独立的 lambda（单个光通道上的单一波长）都需要一个调制器。

马赫-曾德尔调制器（MZM）

MZM 通过将连续波光信号分成两个波导臂并施加电压来改变其折射率以实现数据编码。当两条臂重新合并时，其干涉图样会对信号的强度或相位进行调制。

在三种方案中，MZM 最易于实现，且具有较低的热敏感性，从而降低了对精确温控的需求。其高线性度支持 PAM4 和相干 QAM 等高级调制格式（尽管 QAM 并不适用于 HPC/AI 工作负载）。MZM 的低 chirp 特性提升了在高阶调制和长距离传输中的信号完整性。MZM 还可实现更高的每通道带宽：每通道 200G 已被验证可行，而在非相干 PAM 调制下，每通道 400G 被认为是可能的。

然而，MZM 的缺点在于：

• 外形尺寸较大，其长度以毫米级尺寸计量（相比之下，MRM 为微米级），这是因为它们需要两条波导臂以及一个合并区域，占用更多芯片面积，并限制了 OE PIC 中可集成的调制器（从而限制通道）密度。MZM 的尺寸约为 ~12,000µm²，EAM 约为 250µm² （5×50µm），而 MRM 介于 25µm² 到 225µm² 之间（直径约 5-15µm²）。这是 MZM 的一个关键缺点，可能限制其扩展性。然而，如果考虑完整的 PIC/EIC 组合尺寸，包括围绕调制器的驱动器以及光/电控制电路，MZM 在尺寸上的劣势可能就不那么明显。
• 高功耗 ，因为相位移过程需要大量能量。其偏置条件——基本上是启动电压——也高于 MRM（后者可在亚电压下运行）。不过，像 Nubis 这样的公司正在尝试通过巧妙的设计来缓解 MZM 在功耗方面的劣势。

在初创公司生态中，Nubis 是主要在其规模化 CPO 解决方案中采用 MZM 的公司之一。由于外形尺寸较大且可用波长数量有限，MZM 在初创生态中并未被广泛采用。

微环调制器（MRM）

MRM 使用一个紧凑的环形波导，与一条或多条直波导耦合。电信号会改变环形结构的折射率，从而使其共振波长发生偏移。通过调节共振状态与输入光的对齐或失配，MRM 可以调制光信号的强度或相位，从而实现数据编码。

光源从输入端口传入环形结构——对于大多数光波长，环中不会发生共振，因此光将从输入端口直接通过器件并到达直通端口。如果波长满足共振条件，光将在环中发生相长干涉，从而被引导至掉落端口。如下面的归一化功率曲线所示，特定波长的光会在掉落端口处产生一个尖锐的传输功率峰值，同时在直通端口处出现相应的传输下降。该效应用于实现调制。

光学引擎通常使用多个 MRM，每个环都可以调谐到不同的波长，从而利用环本身实现波分复用（WDM），而无需额外的一组器件来完成 WDM。

MRM 具有几个关键优势：

• 其体积极其紧凑（尺度在几十微米量级），相比 MZM 可实现远高得多的调制器密度。MZM 的尺寸大约为 ~12,000µm²，EAM 约为 250µm² （5×50µm），而 MRM 的尺寸介于 25µm² 到 225µm² 之间（直径为 ²5–15µm）；
• 环形器件非常适合 WDM 应用（包括具有 8 或 16 个波长的 DWDM），并具备内置的复用/解复用功能；
• MRMs 具有极高的能效（每比特功耗更低）；
• 最后，环形器件具有较低的啁啾，这提升了信号质量。

然而，MRM 也面临一些挑战：

• MRM 对温度的敏感性可能是 MZM 和 EAM 的 10–100 倍，这需要极其精确的控制系统，而这类系统在设计和制造上都充满挑战；
• 它们具有非线性特性，使得像 PAM4/6/8 这样的高阶调制更加复杂；
• MRM 的高灵敏度以及对温度控制的严格公差要求，使标准化变得更加困难，因为每种设计都有精确的要求。

在解决方案提供商中，NVIDIA 明显偏好 MRM。他们声称是首家在 CPO 系统中设计并采用 MRM 的公司。该公司认为，MRM 的关键优势在于其结构紧凑和较低的驱动电压，这有助于降低功耗。然而，MRM 技术也以难以控制而著称，使得设计精度成为成功落地的关键——而这确实是 NVIDIA 的一项优势。

在制造方面，TSMC 先进的 CMOS 技术专长非常适合用于制造具有高精度和高 Q 值的 MRM。此外，Tower 在其光子工艺节点上也具备强大的制造能力。

MRM 的实现充满挑战，但确实是可行的。它们有望实现比 MZM 更高的带宽密度。这也是为什么 TSMC、Nvidia 以及许多 CPO 公司（如 Ayar Labs、Lightmatter 和 Ranovus）都专注于这一技术路线图。

电吸收调制器（EAM）

EAM 通过调节信号对光的吸收能力 来实现调制，其方式取决于所施加的电压。更具体而言，当对 EAM 施加较低或不施加电压时，器件允许大部分入射激光通过，看起来是透明或“打开”状态。当施加较高电压时，GeSi 调制器的带隙会发生偏移，覆盖高 C 波段范围（1500nm 以上），从而提高这些波长的吸收系数，并对通过相邻波导的光信号进行衰减，相当于将其“关闭”。这一现象被称为 Franz–Keldysh 效应。在“打开”和“关闭”状态之间的切换实现了对光强的调制，从而将数据有效地编码到光信号中。

目前使用电吸收调制激光器（EML）进行调制的收发器也采用了相同的原理。连续波（CW）分布反馈（DFB）激光器与基于 InP 的 EAM 相互耦合，构建成一个单一的离散 EML，用于调制一个通道。例如，一款 800G DR8 收发器在 8 条独立的光纤通道上使用了 8 个 EML，每个通道采用 PAM4 调制（2 比特/信号），信号速率约为 56 GBaud。与基于 GeSi 的调制器不同，InP 调制器的带隙对应于 O 波段（1310nm），这是所有 Datacom DR 光学模块所使用的标准波长，从而实现了很高程度的互操作性。

InP 调制器存在一些缺点，使其并不理想用于 CPO。InP 晶圆通常尺寸较小（3 英寸或 6 英寸），且良率较低——这两个因素都会推高 InP 器件的单位成本，相比之下，硅器件可在 8 英寸或 12 英寸工艺上制造。将 InP 与硅进行耦合也远比将 GeSi 与其他硅器件耦合要困难得多。

与 MRM 和 MZI 相比，EAM 具有多项优势：

• 显然，EAM 和 MRM 都具备用于稳定温度变化的控制逻辑和加热器，但 EAM 在本质上对温度的敏感性要低得多。与 MRM 相比，EAM 在高于 50°C 的情况下具有显著更好的热稳定性，而 MRM 对温度极为敏感。MRM 的典型稳定度为每摄氏度 70–90 pm，这意味着 2°C 的温度变化就会导致共振峰漂移 0.14 nm，远远超过 MRM 性能发生崩溃的 0.1 nm 共振漂移阈值。相比之下，EAM 可承受高达 35°C 的瞬时温度变化。这种容差对 Celestial AI 的方案尤为重要，因为其 EAM 调制器位于中介层内，部署在一个高 XPU 功耗计算引擎下方，而该引擎会耗散数百瓦的功率。EAM 还能够承受约 80°C 的高环境温度范围，这对于紧邻 XPU 而非位于其下方的 chiplet 应用场景可能同样适用。
• 与 MZI 相比，EAM 的尺寸要小得多，功耗也更低，因为 MZI 相对较大的尺寸需要较高的电压摆幅，这要求对 SerDes 进行放大以实现 0–5V 的摆幅。Mach Zender Modulator（MZM）的尺寸量级约为 ~12,000µm²，而 EAM 约为 250µm²（5×50µm），MRM 则介于 25µm² 和 225µm² 之间（直径为 5–15µm）。MZI 还需要为加热器消耗更多功率，以将如此大的器件维持在所需的偏置点。

另一方面，使用 GeSi EAMs 用于 CPO 也存在一些缺点：

• 基于硅或氮化硅构建的物理调制器结构（如 MRM 和 MZI）通常被认为相比基于 GeSi 的器件具备更高的耐久性和可靠性。确实，鉴于在加工和集成锗基器件方面存在难度，许多人对基于 GeSi 的器件的可靠性表示担忧，但 Celestial 认为，基于 GeSi 的 EAM 在可靠性方面是一个已被充分验证的技术，因为从本质上看它们是光电探测器的反向结构，而光电探测器在当今的收发器中已极为普遍。
• GeSi 调制器的带边天然位于 C 波段（即 1530nm–1565nm）。通过设计量子阱将其移至 O 波段（即 1260–1360nm）是一个非常困难的工程问题。这意味着基于 GeSi 的 EAM 很可能成为封闭式 CPO 系统的一部分，且难以用于参与开放的、基于 chiplet 的生态系统。
• 围绕 C-band 激光源构建激光生态系统，相比利用围绕 O-band CW 激光源的成熟生态系统，可能会出现规模不经济的情况。大多数数据通信激光器都是为 O-band 设计的，但 Celestial 指出，目前已经生产了相当数量的 1577nm XGS-PON 激光器。这些激光器通常用于面向消费者的光纤到户（FTTH）和企业连接应用。
• SiGe EAM 的插入损耗约为 4–5 dB，而 MRM 和 MZI 的插入损耗均为 3–5 dB。尽管 MRM 可以直接对不同波长进行复用，EAM 在实现 CWDM 或 DWDM 时需要单独的复用器，这会在一定程度上增加整体损耗预算。

总体而言，EAM 并未在当前的 CPO 实现中被广泛采用，Celestial AI 是少数积极推进这一方案的公司之一。

OE 路线图 —— 扩展光引擎规模

目前可用的光学引擎通常提供 1.6T 到 3.2T 的聚合带宽。NVIDIA 的 Quantum CPO 包含一个 1.6T 引擎，且已规划为 Spectrum 推出 3.2T 版本。Broadcom 展示了其面向 Bailly 的 6.4T OE，但其外形尺寸非常大（宽度是 NVIDIA 的 2–3 倍），并且需要两个 FAU，因此其带宽密度可能与 NVIDIA 的方案相近。Marvell 的 6.4T OE 也是同样的情况，需要 2 个 FAU，占用的空间较大。此外，据我们所知，Marvell 的 OE 在短期内也不会进入任何量产系统。

正如我们所讨论的，NVIDIA 的 Spectrum-X 光子交换机中 3.2T OE 的实现，并未相比由长距离 SerDes 驱动的可插拔模块提供更高的面板带宽密度。换句话说，光引擎密度必须实现数倍级的扩展，才能带来具有吸引力的性能优势并推动顾客采用。这意味着既要扩展主机芯片与 OE EIC 之间的电接口规格，也要扩展从光纤中输出的带宽规模。

但如果我们能够自由地设计下一代互连架构——那么在这一代及未来几代中，解锁更大带宽的方式会有哪些？

扩展带宽的关键方法

让我们讨论来自共封装光学引擎的扩展带宽关键方法：

1. 继续采用基于电 SerDes 的 PHY：通过使用短距离（“SR”）SerDes 而非长距离 SerDes，利用更简单的设计实现、更小的面积以及更低的功耗。然而，这最终仍将受限于电接口处的 SerDes 速率，我们在这里正逐渐耗尽提升空间。该思路是采用一种过渡性解决方案，使芯片设计人员无需重新架构其 I/O。此外，使用电 SerDes 还提供了灵活性，可在同一硅片上使用现有的可插拔光模块和/或铜互连。
2. 使用宽 I/O PHY（例如采用 NRZ 调制、以较低 Baud 速率（如 56G）运行的 UCIe）。这对光学引擎的 EIC 要求更低，甚至可能消除对昂贵的混合键合的需求，因为在低速下寄生效应的影响较小。然而，使用较低的信号速率意味着从光学引擎引出的光纤数量更容易迅速成为瓶颈。波分复用通过允许每根光纤并行承载多路数据流来帮助解决这一问题。
3. 使用诸如 UCIe 的宽 I/O PHY，然后由 EIC 将其串行化为更少数量的光纤通道。继续采用高 Baud 率并使用 PAM4 调制，以最大化每个光学通道的速率；如有需要，通过 WDM 方案增加多个波长，使每对光纤可以承载多个 lambda，从而进一步提升带宽。

在解决了电气侧的问题之后，下一个挑战在于光纤能够承载多少逃逸带宽。光纤的总带宽取决于三个关键因素：1）光纤数量（这决定了光学通道数）；2）单通道速率；以及 3）每根光纤上的波长数量——每一项都代表着一种扩展向量。

最近，行业将相关理念划分为两种主要路径：Fast and Narrow 与 Slow and Wide。Fast and Narrow 设想每个 FAU 使用较少数量的光纤——最多为高双位数，并在每一对光纤上实现高速链路；而 Slow and Wide 则基于这样一种构想：使用数量多得多的光纤对（可能具有更精细的间距），并且每一对单独光纤的带宽要慢得多。

1. 更多光纤对。 光纤密度受光纤间距限制，而单个 FAU 内可包含的光纤总数受制于在良率成为问题之前的可制造能力。目前，光纤的最小间距为 127 微米（µm），这意味着每毫米最多可容纳 8 根光纤。行业正致力于将间距缩小至 80 µm，并引入多芯光纤，以进一步提升特定面积内可容纳的光纤数量。然而，连接更多光纤会带来可制造性方面的挑战：
   A）光纤对准目前仍然涉及大量人工流程，容易导致良率损失，而且随着需要对准的光纤数量增加，FAU 的良率会逐根下降；虽然像 Ficontec 这样的公司提供了自动化工具，但其吞吐量仍然较低，
   B）耦合方式的选择同样至关重要：边缘耦合将光纤阵列限制为单排，而光栅耦合则可以支持多排。目前我们看到规模最大的光纤阵列是 Nubis 的 2D FAU，包含 36 根光纤。
2. 每通道速率 。影响通道速率的因素有两个维度：
   A) 波特率 ：定义了每秒发送的符号数量；当今的先进系统运行在 100 Gbaud，而行业正推动向 200 Gbaud 发展。然而，更高的波特率对调制器在更高频率下切换提出了更高要求；在各种类型中，MZM 在这一指标上能力最强，并且在实现 200 Gbaud 方面具有相对清晰的路径。
   B) 调制 ：定义了每个符号所承载的比特数。NRZ（每符号 1 比特）和 PAM4（通过 4 种不同幅度实现每符号 2 比特）目前已被广泛采用。研究正在扩展到 PAM6（约每符号 2.6 比特）和 PAM8（每符号 3 比特）。除了多级幅度之外，还可以通过利用光的不同相位进行信号传输，从而实现更高阶的调制方案。DP-16QAM 使两个正交平面分别具备 4 种不同的幅度和 4 种不同的相位，总共可形成 256 种可能的信号——每个信号可传输 8 比特。
3. 波分复用（WDM）。光纤可以同时承载多种不同波长的光。例如，一条具备 8 个波长的光纤，每个波长承载 200Gbit/s 的数据，即可实现 1.6 Tbit/s 的总传输容量。如今，商用的 DWDM 解决方案通常提供 8‑lambda 或 16‑lambda 的配置。研究人员也在探索宽光谱、多频段复用以及交错（interlaying）等技术，以进一步提升 lambda 数量。在扩展波长数量方面，一个关键挑战是开发能够可靠且高效地产生多路光的激光光源。Ayar Labs 的 Supernova 光源配备了一款支持 16 个波长的激光器（该激光器由 Sivers 提供）。Scintil 的晶圆级 InP 激光器同样可提供多达 16 个波长，而 Xscape Photonics 正在研发一种可调谐的梳状激光器，目标是支持多达 64 个波长。在调制器方面，MRM 最适合处理多波长信号，并内置了复用（mux）和解复用（demux）功能。

下表概述了将光引擎规模扩展到 12.8T 及以上的多种方法。

CPO 采用进度与部署挑战

NVIDIA 的首批 CPO 产品将面向后端横向扩展交换机，其 InfiniBand CPO 预计于 2025 年下半年推出，以太网 CPO 交换机预计于 2026 年下半年推出。我们认为这一初始阶段将主要作为市场测试和供应链成熟度提升的准备阶段。我们预计 2026 年的总出货量将在 1 万至 1.5 万台之间。

要想让 CPO 的部署进一步、更快地推进并真正实现无处不在，必须具备更具说服力的采用理由。可能的两种情况是：采用 CPO 能带来显著的总体拥有成本（TCO）优势，或者用于将信号从交换机 ASIC 驱动到交换机盒子前面板的电气 LR SerDes 遇到难以突破的速度或距离瓶颈。

抵消任何 TCO 优势的，是数据中心运营商在部署基于 CPO 的系统时普遍不喜欢的两大问题：缺乏互操作性，以及可维护性方面的挑战。

CPO 的挑战不仅局限于封装内部，还延伸到封装之外并覆盖整个系统。光纤管理、前面板密度、外置激光器等都是关键环节，同时也都是难点。为实现 CPO，芯片公司需要提供客户可以直接部署的端到端解决方案。这延续了我们正在看到的趋势，尤其是在 NVIDIA 身上体现得尤为明显，其正专注于通过系统级设计来提升和扩展性能。

专有解决方案与标准

CPO 采用面临的一个关键挑战是在实现互操作性的同时，克服行业对成熟且高度互操作的可插拔光模块模式的深度依赖。

互操作性主要有三种关键类型：(1) 电气互操作性，(2) 光学互操作性，以及 (3) 机械互操作性。对于可插拔模块而言，互操作性：

1. 通常由 OIF（Optical Internetworking Forum）负责处理，
2. 通常由 IEEE（有时也包括 OIF）负责。IEEE 通过其 IEEE 802.3 标准发挥核心作用，该标准定义了 Ethernet 的物理介质相关（PMD）层。这些规范涵盖了调制格式、通道速率、通道数量、传输距离与介质类型，以及光信号的波长等关键参数。通过遵循这些标准化的 PMD，不同厂商的收发器可以实现互操作，确保在多厂商生态系统中真正的即插即用兼容性。
3. 通常由 MSAs（Multi-Source Agreements，多源协议）来处理。MSA 定义了专用解决方案，并在正式 IEEE 标准之外确保多厂商之间的互操作性。

通过 OIF、IEEE 标准和 MSA 的结合，可插拔收发器实现了广泛的互操作性以及稳健的多厂商生态体系。对于 CPO 而言：

1. CPO 模块在电气层面的合规性至关重要，否则将无法与最先进的 SerDes 通信。
2. 在光学层面的兼容性同样有助于使其能够与集群中其他位置的标准可插拔模块兼容。
3. 需要理解的是，CPO 仍处于“蛮荒西部”阶段，一些解决方案和架构选择正走向完全专有的外形规格。这正是 OIF 新一代高密度互连工作（例如 CPX 范式）试图解决的问题。

一旦（1）+（2）+（3）都得到满足，CPO 在运营层面上就可以变得与可插拔模块非常相似，这将有助于推动其广泛采用。

然而，在当前阶段，CPO 尚未像可插拔光模块那样广泛采用标准，也无法像光收发器那样保证互操作性。部分挑战在于，厂商正在推动系统级解决方案，而不是仅向整机厂商销售硅芯片。这是因为 CPO 的挑战延伸到了封装之外，覆盖整个系统层面。光纤管理、前面板密度、调制器架构以及外置激光器等，都是具有挑战性的关键组成部分。为了推动 CPO 的采用，像 NVIDIA 这样的公司需要从提供端到端解决方案开始。

实现这一目标的一种方式是，在组件层面采用标准化方案，使共封装 OEs 遵循标准化的光纤接口，并搭配符合以太网标准或 MSA 在波长、速率和调制方面要求的光子组件，例如激光器、调制器和光电二极管。这将实现真正的互操作性，使客户能够在不同厂商的产品之间自由组合，而无需将所有设备都从单一厂商采购。如果 OEs 采用可插拔设计，运营商在发生故障时可以轻松进行更换。这样的标准化还将打造一个更具竞争力、更稳健的多厂商市场，从而为客户降低成本。同时，这也使客户能够根据导语时间、价格或独特特性选择不同厂商的产品，而不必受制于单一厂商。

可维护性和可靠性

在 CPO 被广泛采用之前，必须解决的一个问题来自光纤耦合。将光纤连接到可插拔光模块中的硅光子器件相对较为简单，而将光纤耦合到用于 CPO 的光引擎则要困难得多。在 CPO 系统中，必须以亚微米级的精度将光纤精确对准，才能将光耦合进芯片上非常微小的波导（通常在宽度和高度上都为亚微米级）；而可插拔模块由于采用了预对准、标准化的连接器，因此麻烦要少得多。此外，在基于 CPO 的系统中，光纤耦合发生在空间狭小且热活动频繁的交换机机箱内部；相比之下，可插拔模块的光纤耦合位置则远离器件的主封装。

与光通信相比，基于铜的电通信在插入损耗和信号完整性方面表现较差，但在其他方面通常更加可靠。光学设备天生对温度敏感。工作温度的变化可能会改变激光波长，降低组件效率，并对可靠性产生负面影响，往往需要专门的温控或校准机制。此外，光子组件也会随着时间自然退化，由于老化、污染或机械应力而逐渐丧失光学效率，进一步为长期可靠性带来挑战。环境因素（如灰尘、湿度和机械扰动）对光学系统的影响尤为明显，其脆弱性高于基于铜的电连接。

这些环境和运行层面的挑战直接延伸到了光纤本身。光纤性能对物理扰动极为敏感，尤其是弯曲，不仅会增加光学插入损耗，还会加速断裂和失效。在一个包含多个光纤阵列的机箱中——通常每个引擎有两个阵列，一个用于连接器，另一个来自 ELS 作为光源——每个阵列的布线都必须严格考虑拓扑结构。每一条独立的光纤链路都需要唯一的长度，以适应从面板到各个光引擎距离的差异，以及相邻阵列所施加的布线路径约束。

我们可以在下面 Quantum-X CPO 交换机的特写图像中看到，从 OEs 引出的光纤带需要通过光纤卡匣进行布线，以实现对光纤的妥善管理。FAU 是可拆卸的，用于在发生断裂需要更换时进行配置。但由于交换机内部的光纤布线路径更加复杂，光纤/FAU 的更换相比于更换损坏的可插拔收发器要繁琐得多，后者只需在前面板进行热插拔即可完成。对于 CPO 交换机而言，工程师需要进入盒子/机箱内部，拆除损坏的 FAU，然后通过卡匣将新的 FAU 正确重新连接，并且在操作过程中不得干扰其他光纤。尽管 NVIDIA 一直在强调 CPO 在可靠性方面的优势，但可维护性是另一个值得更深入讨论的要素。

第 4 部分：当下与未来的 CPO 产品

在这一部分，我们将首先介绍目前已经上市或即将上市的 CPO 产品，从 NVIDIA 和 Broadcom 的产品组合开始，并进一步说明各家专注于 CPO 的公司所提供的方案。 我们将涵盖 Intel 的 CPO、MediaTek 的 CPO 相关工作， 以及 Ayar Labs、Nubis、Celestial AI、Lightmatter、Xscape Photonics、Ranovus 和 Scintil， 详细介绍每家供应商的解决方案，并评估其技术路线的重要优势与权衡。最后，我们将回到供应链层面进行讨论，涵盖光引擎（Optical Engines）和外置激光源（External Laser Sources）等关键 CPO 组件的制造、测试与封装。

Nvidia CPO

在 GTC 2025 上，NVIDIA 发布了其首批基于 CPO 的规模化互连（scale-out）网络交换机，共公布了三款不同的 CPO 交换机。我们将依次对这三款产品进行讲解，但首先会展示一张整合所有关键规格参数的简明表格：

Quantum-X Photonics

预计首款于 2025 年下半年上市的 CPO 交换机将是 Quantum X800-Q3450。它具备 144 个物理 MPO 端口，可支持 144 个 800G 逻辑端口或 72 个 1.6T 逻辑端口，总聚合带宽达到 115.2T。其外观酷似“意大利面怪兽”，让作者们不禁食欲大开。

Quantum X800-Q3450 通过在多平面配置中使用四颗 Quantum-X800 ASIC 芯片实现了如此高的 radix 和高的总聚合带宽，每颗芯片的带宽为 28.8 Tbit/s。在这种多平面配置下，每个物理端口都连接到这四个交换 ASIC 中的每一个，使任意物理端口都可以通过四个不同的交换 ASIC，将数据喷射到全部四条 200G 通道上，从而与另一个端口进行通信。

在三层网络的最大集群规模方面，其最终效果等同于理论上使用四倍数量、具备 200G 逻辑端口规模的 28.8T switch 盒子——两种方案都支持高达 746,496 个 GPU 的最大集群规模。不同之处在于，使用 X800-Q3400 switch 时，shuffle 操作可以在 switch 盒子内部高效完成；而若使用分立的 28.8T switch 盒子来构建同样的网络，则需要连接更多目的地，并铺设数量大幅增加的独立光纤线缆。

Quantum-X800-Q3450 中的每个 ASIC 周围配备了六个可拆卸的光学子组件，每个子组件内包含三个光学引擎。每个光学引擎可提供 1.6 Tbit/s 的带宽，因此每个 ASIC 共拥有 18 个光学引擎，聚合光学带宽达到 28.8 Tbit/s。需要注意的是，这些子组件是可拆卸的，因此纯粹主义者可能会认为这在技术上属于“NPO”，而并非严格意义上的“CPO”。尽管可拆卸的光学引擎会带来少量额外的信号损耗，但我们认为这在实际中不会对性能产生显著影响。

每个引擎运行时配备 8 条电通道和光通道，电侧由 200G PAM4 SerDes 驱动，光侧则由 8 个微环调制器（MRM）采用 PAM4 调制，实现每个调制器 200G。这一设计选择是本次发布的重大看点之一：Nvidia 与 TSMC 已能够在量产中出货 200G 的 MRM。这一性能与当前最快的 MZM 相当，并且否定了业内长期以来关于 MRM 仅受限于 NRZ 调制的认知。Nvidia 将这一工程里程碑变为现实，展示了极其令人印象深刻的工程成就。

每个光学引擎集成了一颗构建于成熟的 N65 制程节点上的光子集成电路（PIC），以及一颗采用先进 N6 节点制造的电子集成电路（EIC）。PIC 之所以采用较旧的节点，是由于其包含调制器、波导和探测器等光学组件——这些器件并不受益于制程缩小，且通常在较大几何尺寸下表现更佳。相比之下，EIC 包含驱动器、TIA 和控制逻辑，这些模块能够显著受益于先进制程带来的更高晶体管密度和更优的能效。这两颗裸片随后通过 TSMC 的 COUPE 平台进行混合键合，实现光子与电子两个领域之间超短距离、高带宽的互连。

在 Quantum-X800-Q3450 中，两块铜制冷板安装在 ASIC 顶部，作为闭环液体冷却系统的一部分，用于高效地从各个交换 ASIC 中散热。连接到冷板的黑色管路循环冷却液，帮助维持热稳定性。该冷却系统不仅对 ASIC 的热稳定性至关重要，同时也对相邻、对温度敏感的共封装光学模块的稳定运行起到关键作用。

Spectrum-X 光子学

Spectrum-X 光子学计划于 2026 年下半年发布，将推出两款独立的 Switch 配置产品，包括一款基于以太网的 Spectrum-X X800-Q3450 CPO Switch 变体，提供 102.4T 的总带宽；Spectrum 6810 提供 102.4T 的总带宽；以及其更大规格的产品 Spectrum 6800，通过使用四个独立的 Spectrum-6 多芯片模块（MCM），提供 409.6T 的总带宽。

Quantum X800-Q3450 CPO 交换机采用四个独立的交换机包，通过多平面配置与物理层连接，每个交换机包都是一颗单片裸片，集成了 28.8T 交换 ASIC 以及所需的 SerDes 和其他电气组件。相比之下，Spectrum-X Photonics 交换机硅片采用多芯片模块（MCM）架构，其中心是一颗具有更大光罩尺寸的 102.4T 交换 ASIC，周围环绕着八个 224G SerDes I/O 芯粒——每侧两个。

每个 Spectrum-X 光子学多芯片模块交换包装将在单个 102.4T 交换包装中集成 36 个光学引擎。该包装将采用 Nvidia 第二代光学引擎，带宽为 3.2T，每个光学引擎拥有 16 条光学通道，每条为 200G。需要注意的是，实际上只有 32 个光学引擎处于工作状态，额外的 4 个用于冗余，以防某个 OE 发生故障。这是由于 OE 被焊接在基板上，因而不易更换。

每个 I/O 芯粒可提供 12.8T 的单向总带宽，由 64 条 SerDes 通道组成，并且每个 I/O 芯粒可与 4 个 OE 进行接口连接。正是这一设计使得 Spectrum-X 能够提供远高于 Quantum-X Photonics 的聚合带宽，同时为 SerDes 提供了更多的布线边界（shoreline）和面积。

Spectrum-X 6810 Switch Box 使用上述交换机包中的一个单元即可提供 102.4T 的聚合带宽。更大型的 Spectrum-X 6800 Switch Box SKU 是一款高密度机箱，通过采用四个上述 Spectrum-X 交换机包实现 409.6T 的聚合带宽，并且这些交换机包也以多平面配置连接到外部物理端口。

与四颗 ASIC 的 115.2T Quantum X800-Q3450 类似，Spectrum-X 6800 采用内部分拆连接，将每个端口在物理上连接到全部四颗 ASIC。

博通 CPO 交换机投资组合

Broadcom 是最早提供真正支持 CPO 系统的公司之一，因此被视为 CPO 领域的领导者。Broadcom 的第一代 CPO 设备被称为 Humboldt，主要起到了概念验证的作用。这款被命名为 “TH4-Humboldt” 的产品是一款 25.6 Tbit/s 的以太网交换机，其总容量被平均分配在传统电连接和 CPO 之间。其中，12.8 Tbit/s 由四个 3.2 Tbit/s 的光引擎负责，每个光引擎提供 32 条 100 Gbit/s 的通道。这种铜缆与光学相结合的混合设计具有一些突出的应用场景。在一种场景中，机架顶部（ToR）交换机通过电接口与附近服务器进行短距离铜缆连接，而其光端口则上行连接到下一层交换设备。在另一种场景中，在汇聚层，电端口用于互连机架内的各个交换机，而光链路则延伸到该层之上或之下的交换层级。

在这一设计中，Broadcom 采用了硅锗（SiGe）EIC，但在下一代（即 Bailly）中切换为 CMOS。

博通第二代 CPO 设备 Bailly 是一款 51.2 Tbit/s 的以太网交换芯片，与其上一代半光学方案不同，它完全依赖光学 I/O。该设备由八个 6.4 Tbit/s 的光引擎组成，每个光引擎提供 64 条 100 Gbit/s 的通道。另一个显著变化是，它不再使用 SiGe EIC，而是采用了 7nm CMOS EIC。转向 CMOS EIC 使得设计能够实现更复杂的高度集成，并加入了更多控制逻辑，从而支持更高的通道数量——在新一代光引擎中，通道数从此前的 32 条扩展到 64 条。

从第一代到第二代的另一个显著变化，是从 TSV 工艺过渡到扇出型晶圆级封装（FOWLP）。在该设计中，EIC 利用穿模通孔（TMV）将信号布线至 PIC，同时通过铜柱凸点与基板连接。采用 FOWLP 的一个主要原因在于该技术已在移动端手机市场得到验证，并且受到 OSAT 的广泛支持，从而赋予该技术更高的可扩展性。ASE/SPIL 是该 FOWLP 工艺的 OSAT 合作伙伴。

博通在 Hot Chips 2024 上披露了一种实验性设计，将 6.4 Tbit/s 的光学引擎集成到一个封装中，该封装包含一颗逻辑芯片、两组 HBM 堆栈以及一个 SerDes 芯粒。他们提出采用扇出式方法，将 HBM 布置在基板的东西两侧边缘，从而在同一封装上为两个光学引擎腾出空间。通过从 CoWoS‐S 迁移到 CoWoS‐L，可使用单边长度超过 100 mm 的基板。因此，这种方案将能够容纳多达四个光学引擎，并实现 51.2 Tbit/s 的带宽。

今年，Broadcom 正在推出基于 Tomahawk 6 的 Davisson CPO 交换机，其集成了十六个 6.4T OE。该交换 ASIC 采用台积电的 N3 工艺节点制造，每个封装可提供 102.4 Tbit/s 的带宽。Broadcom 使用 Micas 和 Celestica 等代工制造商（CM）进行盒式组装。此外，据报道，日本 NTT Corp 正在采购 Broadcom 的 TH6 裸晶，并使用并非来自 Broadcom 的自有 OE 和光学解决方案来构建其自身的 CPO 系统。这种做法拓展了基于 TH6 的 CPO 系统的潜在业务机会，并促进了更加开放的供应商生态系统。

随着我们在规模扩展型互连架构中看到 CPO 的价值不断提升，我们认为由 Broadcom 交付的首个量产级 CPO 系统将出现在其客户的 AI ASIC 中。Broadcom 在 CPO 方面的经验，使其成为那些在中期 ASIC 路线图中规划采用 CPO 的客户极具吸引力的设计合作伙伴。我们了解到，这正是促使 OpenAI 选择 Broadcom 的关键因素之一。有意思的是，作为 Broadcom 最大 ASIC 客户的 Google，却是最不愿意在其数据中心部署 CPO 的超大规模云服务商。Google 的基础设施理念更强调可靠性而非绝对性能，而 CPO 的可靠性对他们而言是一个交易破裂点。我们预计 Google 在短期内不会采用 CPO。

Broadcom 未来几代的 CPO 端点也将迁移到台积电的 COUPE 平台——这清楚地表明，COUPE 所提供的特性为带宽扩展提供了一条可行路径。这不仅将改变其对 OE 的封装方式，而且 Broadcom 之前的几代产品采用了边缘耦合以及 MZM——从实现角度来看，这两种选择更为简单，但正如我们上文讨论的那样，其可扩展性也较为有限。COUPE 更偏向于光栅耦合和 MRM，这与其现有方案相比是一次重大的转变。尽管 Broadcom 拥有最丰富的 CPO 经验，这种技术路线的变化意味着 Broadcom 在某些技术层面上基本需要重新开始。问题在于，台积电能够在多大程度上提供支持，以帮助 Broadcom 更轻松地完成设计。

Intel 的 CPO 路线图

Intel 在今年的 Intel Foundry Direct Connect 上公布了其 CPO 路线图，并概述了一个四阶段的发展路线图

2023：在 2023 年，Intel 概述了一种先进的封装到封装电气 I/O 互连概念，作为迈向光学集成的前奏。这一里程碑重点在于实现芯片封装之间的高带宽、短距离电气直连（绕过传统的 PCB 走线），以支持多裸片系统。通过建立可在后续引入光学通道的封装级 I/O 基础设施，为光子集成奠定了基础。

2024：Intel 展示了其第一代 CPO 解决方案，采用直连光纤（direct fiber attach）。在这种架构中，光引擎 chiplet 直接与光纤耦合，无需任何外部连接器，从而简化了链路。在 OFC 2024 上，Intel 展示了一款与概念版 Xeon CPU 共同封装的 4 Tbit/s（双向）Optical Compute Interconnect（OCI）chiplet，在单模光纤链路上实现了无误码数据传输，并提供 64 条通道，每条通道速率为 32 Gbit/s。该光学接口实现了约 5 pJ/bit 的高能效。

2025：Intel 的第二代 CPO 解决方案采用可拆卸的光学包装连接器，而非永久性的光纤尾纤。Intel 工程师开发了一种玻璃光学桥，可插入包装侧边，内部集成 3D 波导和机械对准结构，用于将封装内光子器件与标准光纤连接器对接。这一光学包装连接器设计实现了模块化组装，标志着向更加连接器化、可维护形态的转变。

2027：Intel 正在瞄准 3D 集成光子学的突破：利用垂直扩展光束耦合对光子组件进行垂直堆叠。在这一设想中的第三代设计中，光学 I/O 将通过短距离自由空间或玻璃内光学路径，在芯片层之间进行垂直路由（例如，在光子中介层与逻辑芯片之间）。通过在包内垂直耦合光信号，Intel 旨在进一步减少电气瓶颈，并在本十年后期实现超高带宽的 chiplet 互连架构。

MediaTek 的 CPO 规划

作为一家定制 ASIC 设计公司，MediaTek 正在致力于将 CPO 能力集成到其设计平台中。他们的目标是提供可与其定制加速器无缝协同工作的 PIC/EIC 设计。他们认为，在 200G-per-lane 代际下，NPC（Near-Packaged Copper）在光纤间距大于 900 µm 的情况下可以成为一种有效的解决方案；随着数据速率提升至 200–300G 范围，采用更高密度光纤间距（大于 400 µm）的 CPC 可能会更加合适。然而，一旦速率达到 400G-per-lane 或更高，就可能需要转向 CPO 架构——采用约 130 µm 的更高密度光纤间距，以及更为紧凑的互连 IP。

专注于 CPO 的公司

当 Nvidia、Broadcom 和 Marvell 沿着各自的路径前进、打造自身的专有解决方案之际，若干专注于 CPO 的公司正在探索另一套不同的方法。摆在这些公司面前的问题是，如何与主要的交换芯片以及 GPU/ASIC 供应商竞争——尤其是在大多数现有巨头已经宣布或展示了专有解决方案的情况下。AMD 仍然是个例外：它尚未展示任何产品，尽管已知其正在内部开发光子 IP。

对于 Ayar Labs、Lightmatter、Celestial AI、Nubis 和 Ranovus 等 OE chiplet 提供商而言，其挑战在于超越既有厂商，并交付足够有吸引力、能够被实际集成的解决方案。Ayar Labs、Celestial AI 和 Ranovus 提供完整的“bookended”系统，这意味着客户必须采用其端到端的一体化解决方案。相比之下，Nubis 更专注于更开放、基于标准的方案，旨在简化实现流程，使采用更加容易。另一方面，还有一些更为激进的做法，构成了部分公司产品路线图中的重要组成部分——即 Lightmatter 的光学中介层以及 Celestial AI 的光子桥。这些解决方案要充分释放潜力，需要对封装和宿主硅片设计进行根本性的重新思考。然而，这类方案也伴随着更高的成本和显著的不确定性，尤其是在与基于 CMOS 的硅片实现无缝集成以及高产量制造方面。

让我们开始逐一了解这些公司的架构以及其市场进入策略。

Ayar Labs

Ayar Labs 的产品是其 TeraPHY 光学引擎 chiplet，可被封装进 XPU、交换 ASIC 或内存中。第一代 TeraPHY 在仅使用 10W 功耗的情况下即可提供 2Tbit/s 的单向带宽。第二代 TeraPHY 提供 4Tbit/s 的单向带宽。它是全球首款 UCIe 光学重定时器 chiplet，在 chiplet 内部完成电/光（E/O）转换，从而将主机信号以光的形式继续传输。选择 UCIe 使其对客户更具吸引力，因为该接口已实现标准化，可轻松集成到其主机芯片中。

Ayar Labs 在 GlobalFoundries 的 45 nm 制程上以单片集成方案制造了前两代 TeraPHY，将电子电路与硅光子学集成在一起，而第三代 TeraPHY 则改为采用 TSMC COUPE。这种对环形调制器、波导以及控制电路的紧密集成有助于降低电损耗。然而，前两代所采用的成熟单片制程节点限制了 EIC 的性能，这也是 TeraPHY 前几代采用较低调制速率的原因。

在 4 Tbit/s 单向的第二代产品（代号为 “Eagle”）中，TeraPHY 集成了八个 512 Gbit/s 的 I/O 端口，每个端口由 32 Gbit/s NRZ × 16 波长架构驱动，并通过 MRM 调制。外部激光源名为 SuperNova，由瑞典公司 Sivers 提供。该激光器通过 DWDM 将 16 个 lambda（“颜色”）合并到一根光纤中。随后，每个端口使用一对单模光纤分别用于发送（Tx）和接收（Rx），这意味着每个 4T 芯粒总共连接 24 根光纤——其中 16 根用于 Rx/Tx，8 根用于激光输入。该公司在封装工艺中采用边缘耦合（EC），同时也具备支持光栅耦合（GC）的能力。

在扩展每个 chiplet 的带宽方面，该公司指出，随着连接器技术的进步，光纤密度（目前为每个 chiplet 24 根）在未来几年内有望实现翻倍。此外，通过提升单波长的数据速率，每个端口/光纤的带宽也可实现翻倍，从而在近期路线图中共同推动整体带宽实现 4 倍扩展。

SuperNova 激光器符合 MSA（Multi-Source Agreement，多源协议）标准，可与其他 CW-WDM 标准光学组件实现互操作。

Ayar 的第三代 TeraPHY 转向采用 TSMC COUPE，相较于第二代，其可在每个光引擎上实现超过 3 倍的带宽，单向带宽达到 13.5 Tbit/s；通过 8 个光引擎，为下文所示的 Ayar Labs–Alchip 合作中的 XPU 解决方案提供约 108 Tbit/s 的总体包装级扩展带宽。该约 13.5+ Tbit/s 的性能是通过采用 PAM4 调制、每个波长约 200 Gbit/s 的带宽实现的。

尽管 Ayar Labs 尚未披露其精确的端口架构（即 DWDM 波长数量、每个 FAU 的光纤数量等），但其采用双向光链路意味着 Tx 和 Rx 最多只需要约 64 根光纤，同时还需要最多几十根光纤用于连接外部激光源。然而——Ayar 的策略一直聚焦于 WDM，这意味着每个 FAU 的光纤总数最低可降至仅 32 根。与前两代一样，第三代 TeraPHY 继续采用微环调制器，使光学 chiplet 能够保持小尺寸的同时，将 CWDM 或 DWDM 作为未来带宽扩展的路径。

Ayar Labs 还与 Alchip 和 GUC 建立了合作关系，以支持其 chiplet 集成到 Alchip 和 GUC 的 XPU 解决方案中。上述示例展示了一款 XPU，包含两个光刻版尺寸的计算芯片以及 8 个 TeraPHY 光引擎，可实现高达 108 Tbit/s 的单向带宽。

在 Hot Chips 2025 上，Ayar Labs 分享了结果一项慢速热循环链路测试——展示了以约 5°C/min 的速率进行、持续四小时以上的热循环，并全程展现出强健的链路 BER。

然而，研究 MRM 在温度快速变化下的韧性，与在长时间内证明链路在宽温度范围内的稳定性同样重要。在同一场 Hot Chips 演讲中，Ayar 解释了他们如何选择通过扫描激光波长来模拟快速的温度爬升，而不是依赖封装内能够实际实现 0 到 500W 阶跃的 ASIC。控制电路会检测环形谐振是否发生漂移——这既可能由入射激光波长变化引起，也可能由环形温度变化导致，因此他们以与等效温度变化相对应的速率扫描激光波长。例如，20nm/s 的扫描可在 0.2 秒内模拟 64C 的变化，相当于 320 C/s。本次研究表明，在高达 800C/s 的温度变化速率下未出现任何比特错误。

Ayar Labs 拥有众多战略支持方，包括 GlobalFoundries、Intel Capital、NVIDIA、AMD、TSMC、Lockheed Martin、Applied Materials 和 Downing。

Nubis

Nubis 于 2025 年 10 月被 Ciena 收购 。与 Ayar 类似，Nubis 提供可与顾客主端硅集成的光引擎芯粒，但更强调单波长连接。Nubis 一直专注于互操作性——包括协议层面和机械层面（即可插拔）——这决定了其技术选择。Nubis 还肩负着更广泛的使命，即总体上解决 I/O 墙问题，其解决方案涵盖了光学和铜互连。

他们现有的光学引擎产品是 Vesta 100 1.6T NPX 光学引擎。这是一款可插拔模块，提供 1.6T 的双向带宽，包含 16 条 100G 通道。该模块的占板面积为 6x7mm。Nubis 与其他公司不同，主要采用 MZMs，原因在于该调制器具备良好的互操作性、可靠性和成熟度。另一个重要的设计选择是，Nubis 被设计为兼容符合 IEEE/OIF 标准的电接口，因为他们认为大多数 ASIC 开发者将继续使用这些技术。

Nubis 的一个关键差异化点在于其光纤耦合方式。Nubis 采用的是对 PIC 表面进行耦合，具体来说，他们使用一片薄玻璃来辅助光纤的引导与对准。与将光纤连接到芯片边缘的边缘耦合方式不同，Nubis 的二维光纤阵列方案是从硅光子芯片晶粒的顶部连接光纤。

查看下方示意图：PIC（底部为绿色部分）包含调制器、光电探测器和波导，其上方安装有 EIC。红色立柱为光纤，而包含这些光纤的模块是一个玻璃区块（FAU），用于作为光纤固定器。FAU 在区块顶部通过激光钻孔，以确保光纤的精确定位。通过采用 2D 光纤阵列，他们能够将 36 根光纤（16 根用于发送、16 根用于接收、4 根用于激光）连接至 PIC，并避免为了在更少光纤上传输更多波长而使用 WDM。这使得 Nubis FAU 成为目前正在出货的最致密方案之一。

尽管像 TSMC 这样的公司已经在其路线图中规划了 2D 光纤阵列，并且这也是实现垂直耦合的一大关键优势，但目前除 Nubis 之外尚无其他厂商实现量产出货，这使其具备明显差异化，尽管其他厂商也计划在后续转向 2D 阵列。

光纤向上引出后，通过采用由住友电工开发的一种特殊光纤并在水平方向弯折，该光纤被称为 FlexBeamGuidE，即使在 90 度弯折的情况下，依然能够保持高可靠性和低损耗。

相比边缘耦合，使用 2D 阵列的另一个优势在于物理连接的光纤数量限制更小。如下面的示意图所示，采用 Nubis 的 2D 光纤阵列结构，可以在 ASIC 周围布置多排光引擎，只要封装条件允许，即可显著提升带宽密度。

2025 年 4 月，Nubis 宣布其下一代 PIC 已可供使用，这是一款每通道 200G、16 通道的硅光子 IC，具备 0.5Tbps/mm 的单向临海密度（与电气主机接口密度相匹配）。此外，Nubis 还宣布与 Samtec 建立合作关系，Nubis 将提供一款 32×200G（6.4T）的光模块样品，该模块可与 Samtec 的 Si-Fly HD Co-Packaged 铜连接器实现 snap-in 兼容。与其他 CPO 方案相比，该方法实现了铜互连与光互连的通用占位；同时从长远来看，这也有望为 CPO 的部署打造一个开放的可插拔生态系统。

最后，在铜互连方面，Nubis 也在 OFC 上宣布并展示了其线性重定时驱动芯片 Nitro，用于有源铜缆（ACC），可将 200G 在铜缆上的传输距离延伸至数米。这一成果通过与 Amphenol 的合作实现，Amphenol 将基于 Nitro 线性重定时驱动芯片构建 ACC。

Celestial AI

Celestial AI 是一家专注于为 AI 扩展型网络提供光互连解决方案的 IP、产品和系统公司。其技术的主要目标是将光子器件（调制器、PD、波导等）构建到中介层中，并与通向外部世界的接口（带有 FAU 的 GC）相耦合。下图很好地展示了 Celestial AI 基于光子技术的互连解决方案组合，Celestial AI 将其称为“Photonic Fabric^TM”（PF）。

Photonic Fabric^TM（PF）Chiplet 是基于 TSMC 5nm 工艺的芯粒，集成了诸如 UCIe 和 MAX PHY 等 die-to-die 接口，实现 XPU-to-XPU、XPU-to-Switch 以及 XPU-to-Memory 的互连。客户可以将其与自身的 XPU 一同进行共封装，相较于基于电 SerDes 接口的 CPO 产品，可提供更高的带宽密度和更低的功耗。Celestial AI 按照每个客户的需求开发这些 Chiplet，以适配特定的 D2D 接口和协议。第一代 PF Chiplet 支持 16 Tbit/s 的带宽，第二代将提供 64 Tbit/s 的带宽。

与传统铜走线相比，光学 chiplet 具有显著的功耗优势。采用 224G 线性 SerDes 的传统铜缆需要约 ~5 pJ/bit 的功耗。由于需要两端共同工作，总功耗约为 ~10 pJ/bit。Celestial AI 的解决方案在整个电‑光‑电链路中仅需约 ~2.5 pJ/bit（外加外部激光器约 ~0.7 pJ/bit）。

接下来，Photonic Fabric^TM 光学多芯片互连桥 ^TM（OMIB^TM）本质上是一种 CoWoS-L 风格或 EMIB 风格的封装解决方案。它将光子技术直接集成到中介层中的嵌入式桥上，使该桥能够将数据直接传输到使用点。由于不受芯片边缘带宽限制，其整体芯片带宽高于 PF Chiplets。

在采用金属互连的传统中介层或基板中，将 I/O 放置在芯片中心并不现实，因为在高密度信号拥塞情况下会导致过度的布线复杂度以及严重的串扰问题。然而，借助 OMIB 光学中介层，Celestial AI 能够将中介层直接放置在 ASIC 正下方，绕过岸线限制，实现更快速、更高效且串扰极低的数据移动。

光学中介层使 I/O 可以放置在芯片上的任何位置，因为光学波导在传输过程中几乎不会随着距离产生信号衰减，从而消除了我们所熟知的传统“岸线”约束。它们还能够消除串扰，因为不同波导中的光信号彼此之间不会像高密度铜走线中的电信号那样发生干扰，这是由于光信号高度受限于波导芯层，仅有极小的倏逝场分布在包层中。这种自底向上对 I/O 设计与布局的重新架构，充分发挥了光学所能提供的全部潜力。

光学中介层的概念，或通过先进封装来传导光学信号，在某些方面与 Lightmatter 的方案相似：两者都将光信号布设在逻辑芯片下方，从而避免 shoreline 限制，但也存在一些关键差异。Celestial AI 采用的是一种光子桥，类似于硅桥（如 CoWoS-L 硅桥），而 Lightmatter 则使用位于多个独立芯片下方的大型多光罩光子中介层。Lightmatter 的理念在规模上更为激进——其 M1000 3D Photonic Superchip 目标是实现 4,000 mm² 的中介层尺寸，同时还计划在中介层内支持光路交换，并实现高达 114 Tbit/s 的总体聚合带宽。

最后，Celestial AI 推出了 Photonic Fabric^TM Memory Appliance（PFMA），一种高带宽、低延迟的 scale-up 互连架构，集成了网络内存，基于 TSMC 5nm 工艺打造，总带宽达 115.2T，可在每个 ASIC 7.2T 的 scale-up 带宽下连接 16 个 ASIC。值得注意的是，PFMA 是全球首款在芯片中心位置集成片上光学 I/O 的硅器件，从而为内存控制器保留了稀缺的芯片周边物理 I/O。由此，PFMA 被定位为介于主机 CPU 内存与存储之间的“温”内存层级，用于 KVCache 卸载。

Celestial AI 技术的一个关键差异点在于其采用了电吸收调制器（Electro Absorption Modulator，EAM）。本文第三部分更详细地介绍了 EAM 的工作原理，并讨论了在采用 EAM 时的优势与权衡。我们在此重复其中的大部分内容，因为理解 EAM 的优缺点是理解 Celestial 市场进入策略的关键。

与 MRM 和 MZI 相比，EAM 具有多项优势：

• 显然，EAM 和 MRM 都具备用于稳定温度变化的控制逻辑和加热器，但 EAM 在本质上对温度的敏感性要低得多。与 MRM 相比，EAM 在高于 50°C 的情况下具有显著更好的热稳定性，而 MRM 对温度极为敏感。MRM 的典型稳定度为每摄氏度 70–90 pm，这意味着 2°C 的温度变化就会导致共振峰漂移 0.14 nm，远远超过 MRM 性能发生崩溃的 0.1 nm 共振漂移阈值。相比之下，EAM 可承受高达 35°C 的瞬时温度变化。这种容差对 Celestial AI 的方案尤为重要，因为其 EAM 调制器位于中介层内，部署在一个高 XPU 功耗计算引擎下方，而该引擎会耗散数百瓦的功率。EAM 还能够承受约 80°C 的高环境温度范围，这对于紧邻 XPU 而非位于其下方的 chiplet 应用场景可能同样适用。
• 与 MZI 相比，EAM 的尺寸要小得多，功耗也更低，因为 MZI 相对较大的尺寸需要较高的电压摆幅，这要求对 SerDes 进行放大以实现 0–5V 的摆幅。Mach Zender Modulator（MZM）的尺寸量级约为 ~12,000µm²，而 EAM 约为 250µm²（5×50µm），MRM 则介于 25µm² 和 225µm² 之间（直径为 5–15µm）。MZI 还需要为加热器消耗更多功率，以将如此大的器件维持在所需的偏置点。

另一方面，在 CPO 中使用 GeSi EAMs 也存在一些缺点：

• 基于硅或氮化硅构建的物理调制器结构（如 MRM 和 MZI）通常被认为相比基于 GeSi 的器件具备更高的耐久性和可靠性。确实，鉴于在加工和集成锗基器件方面存在难度，许多人对基于 GeSi 的器件的可靠性表示担忧，但 Celestial 认为，基于 GeSi 的 EAM 在可靠性方面是一个已被充分验证的技术，因为从本质上看它们是光电探测器的反向结构，而光电探测器在当今的收发器中已极为普遍。
• GeSi 调制器的带边天然位于 C 波段（即 1530nm–1565nm）。通过设计量子阱将其移至 O 波段（即 1260–1360nm）是一个非常困难的工程问题。这意味着基于 GeSi 的 EAM 很可能成为封闭式 CPO 系统的一部分，且难以用于参与开放的、基于 chiplet 的生态系统。
• 围绕 C-band 激光源构建激光生态系统，相比利用围绕 O-band CW 激光源的成熟生态系统，可能会出现规模不经济的情况。大多数数据通信激光器都是为 O-band 设计的，但 Celestial 指出，目前已经生产了相当数量的 1577nm XGS-PON 激光器。这些激光器通常用于面向消费者的光纤到户（FTTH）和企业连接应用。
• SiGe EAM 的插入损耗约为 4–5 dB，而 MRM 和 MZI 的插入损耗均为 3–5 dB。尽管 MRM 可以直接对不同波长进行复用，EAM 在实现 CWDM 或 DWDM 时需要单独的复用器，这会在一定程度上增加整体损耗预算。

总体而言，Celestial AI 一直致力于其定制化链路的创新——这些链路不依赖任何变速箱组件，能够提供更优的时延和能效，并且可适配不同类型的协议。正如前文所述，Celestial AI 是唯一一家主要采用 EAM 进行调制的主要厂商。一个关键影响在于，他们在将其 EAM 设计集成到代工厂工艺方面仍需投入一定工作，而其他 CPO 公司则可以依托 TSMC 的 COUPE 平台，其 PDK 中已包含 MRM 及相关加热器。

在短期内，Celestial AI 正在为 chiplet 的发布承诺一个雄心勃勃的时间表。Marvell 在交易总结中宣布，截至 2028 年 1 月底（即 Marvell 2028 财年末，即 F1/28），其来自 Celestial 的预估年化收入运行率预计将达到 5 亿美元。在巴克莱全球科技大会上，双方进一步补充称，该收入运行率预计将在 2028 日历年末翻倍至 10 亿美元（其中 2028 日历年的大部分时间属于 Marvell 截至 2029 年 1 月结束的财年，即 F1/29），这意味着从现在到 2027 年底大约有两年的时间窗口，让该产品实现商业可行性。

作为该交易条款的一部分，若 Celestial AI 在 2029 年 1 月（即 Marvell 2029 财政年度结束——即 F1/29）之前实现至少 20 亿美元的累计收入，其权益持有人将额外获得 22.5 亿美元的付款。实现全额支付的第一个里程碑，是在 2029 年 1 月前实现 5 亿美元的累计收入，以获得三分之一的支付款项。预计在 F1/29 结束时达到的 10 亿美元收入运行率仅相当于该对赌支付金额的一半——这意味着 Celestial 需要在订单簿中新增更多客户，才能实现 20 亿美元的对赌支付目标。

与收购 Celestial AI 相关，Marvell 于 2025 年 12 月 2 日提交了 8-K 报告 ，发行了 Amazon 认股权证，行权价格为 87.0029 美元，有效期至 2030 年 12 月 31 日。该等认股权证的归属将“基于 Amazon 在 2030 年 12 月 31 日之前直接或间接采购 Photonic Fabric 产品的情况”，这一点强烈暗示 AWS 的 Trainium 将成为目标产品，因为该产品预计将在 2027 年末开始放量。在 Marvell 的行业分析师日上，Celestial AI 介绍称，一家主要超大规模云服务商已选择其用于先进 AI 系统的光互连，该系统将随该超大规模云服务商的下一代处理器进入量产阶段。结合交易摘要中的对价支付时点安排以及产品收入指引来看，这表明 Celestial AI 计划在 Trainium 4 中部署其解决方案。

让我们通过进一步阐述 Celestial AI 即将推向市场的首批 scale-up 解决方案来结束本次讨论，这些解决方案将围绕其 16Tbit/s Photonics Link 展开，并连接至一个 chiplet。FAU 通过光栅耦合器与通道波导相连。一个 scale-up switch ASIC（可能是 Marvell 的 115.2T scale-up ASIC）将通过 Photonics Link 和 PF chiplet 以光学方式连接至 XPU。尽管 Celestial 预计其初期的主要市场收入将来自其 chiplet，但其将自身定位为一家系统级公司，并已提出多种基于光学的内存扩展解决方案，这些方案可在首个 scale-up 网络解决方案之后推向市场。

通过使用光学技术并通过多层交换机来扩大 scale-up 世界规模并不是一个新概念，当然，这一概念距离真正实现产品化还有很长的路要走。这种概念可以采用类似于 GB200 的 NVL576 概念的拓扑结构，其中包含两层交换机，每一层交换机通过 OSFP 收发器模块和光纤与另一层相连接。Celestial AI 采用多层交换机的方式与之类似，但省去了实际收发器的使用。

然而，与 NVL576 概念相比，最大的不同在于，scale-up ASIC 不仅可以作为路由器，还可以同时充当内存端点，而 NVSwitch 只负责在 GPU 之间路由高带宽链路。这一点尤为关键，因为 Celestial AI 的核心论点在于，其 scale-up 解决方案能够规避限制 XPU 可连接 HBM 堆栈数量的硅器件“海滨线”约束。

为实现这一目标，原本连接在 XPU 上的 HBM 堆栈被替换为一个连接到 Photonic Fabric 的 chiplet，而 Photonic Fabric 是一个共享的 HBM 池。该共享的 HBM 池是一种 Photonic Fabric Appliance（PFA），这是一套可安装在 2U 机架中的系统，由 16 个 Photonic Fabric ASIC 组成，每个 ASIC 仅包含一个端口。

每个 ASIC 是一个 2.5 层封装，集成了两个 36GB HBM3E 内存以及八个外部 DDR5。

光学 I/O（Photonic Fabric IP）被安装在 ASIC 的中部，而不是位于边缘（beachfront），从而释放出边缘区域，用于其他应用场景。

从宏观来看，每个 PFA 模块都是一个 16 基数交换机，能够支持最多 16 个 XPU。与其让每个 XPU 扇出到全部 16 个端口，不如将全互连放在交换机盒子内部完成：连接到每个 Switch ASIC 的光纤连接单元（FAU）会扇出到 16 个交换机 I/O。因此，每个 XPU 在盒子外部只需通过一条光纤链路连接到一个交换机端口。

通过将内存置于 XPU 外部并放置在共享交换接口中，数据得以汇聚，随后在 all-reduce 通信集体中由每个 XPU 从共享内存池进行访问。

Lightmatter

Lightmatter 以其光学中介层产品——Passage™ M1000 3D 光子超级芯片而广受认可，同时也在推出一系列解决方案，以满足 CPO 路线图不同阶段的需求，其中多款 chiplet 已在 TSMC 流片。

首个进入市场的解决方案将是用于近封装光学（NPO）的光学引擎，预计在 2026/2027 年推出。在 NPO 方案中，光学引擎将焊接在底板上，通过铜互连将 XPU 上的 LR SerDes 与光学引擎连接。Lightmatter 的光学引擎将支持最多 3 个 FAU，每个 FAU 提供 40 条光纤，总计 120 条光纤。NPO 策略基于这样的理念：超大规模云服务商在采用 CPO 时的第一步，将是通过 NPO 获取运营经验，从而降低产品风险，因为超大规模云服务商无需“承诺”采用 CPO，最终可以选择使用光学或铜基的 scale-up 方案，与 XPU 或交换机上的 LR SerDes 进行接口连接。

由于 Lightmatter 的光学引擎解决方案基于 TSMC COUPE 和 GF 45nm SPCLO 制程，因此具备多种可扩展路径。除了通过 100Gbaud PAM4 在每条通道上实现 200Gbit/s（单向）之外，它还可以在 PAM4 制式下结合 DWDM8 支持 200Gbit/s，或在 PAM4 制式下采用 DWDM16 支持 100Gbit/s，从而实现每根光纤 3.2T 的总带宽。

虽然其他一些 CPO 公司选择采用商用激光源生态系统，Lightmatter 则开发了自有的外部激光源，名为 GUIDE，目前正处于送样阶段。不同于其他激光源通过对 InP 晶圆进行单颗化以制造独立的激光二极管，GUIDE 是业界首款超大规模光子（Very Large Scale Photonics，VLSP）激光器，这是一类全新的激光器，将数百个 InP 激光器集成到单一硅芯片上，可支持高达 50 Tbit/s 的带宽。Lightmatter 声称其引入了一种独特的控制技术来管理这些 InP 激光器，同时通过对 InP 激光器数量进行超额配置，并允许通过切换仍在正常工作的二极管来实现“自我修复”，从而提升整体可靠性。配备 144 个 800G 端口的 Nvidia Quantum-X CPO 交换机需要 18 个 ELS，而 Lightmatter 表示仅需两个 GUIDE 激光源即可满足相同的整体带宽需求。

Lightmatter 旨在与 COUPE 路线图保持一致，于 2027 年和 2028 年正式推出 CPO 解决方案，随后在 2029 年及以后聚焦其旗舰 Passage™ M1000 解决方案。

Lightmatter 的 M1000 3D 光子超芯片是一款 4,000 mm² 的光学中介层，放置在主计算引擎下方，负责将信号从电域转换为光域。M1000 已在 SC25 进行了机架级现场演示并获得展示 ，且 Lightmatter 已将其作为参考设计提供。Passage 通过 TSV 在 XPU 与光学引擎之间传输电信号和供电，并使用 SerDes 连接二者。通过将 ASIC 直接放置在光学中介层上，Passage 消除了对体积大、功耗高的 SerDes 的需求，取而代之的是 1,024 个紧凑、低功耗的 SerDes（尺寸约为传统 SerDes 的 1/8），从而实现 114Tbit/s 的总 I/O 带宽（每个 SerDes 以 112Gbit/s 运行）。通过将 ASIC 直接置于光学中介层之上，也缓解了芯片边缘布线（chip shoreline）的限制。

该系统集成了内置的 OCS 来管理冗余——如果某一通信路径发生故障，流量可以通过备用路径重新路由，从而在如此大规模的系统中确保不间断运行。此外，相邻的 tile 通过电气方式进行拼接，使其能够使用 UCIe 等接口进行电子通信。

Passage 采用直径约为 15 µm 的 MRM，每个均与电阻加热器集成，并实现了 56 Gbit/s 的 NRZ 调制。该模块由 16 条水平总线组成，每条总线最多可承载 16 种颜色（波长）。这些颜色将由 GUIDE 提供，其在 200 GHz 频率栅格上为每根光纤提供 16 个波长。

Passage 使用了 256 根光纤，每根光纤通过 DWDM 以单向方式承载 16 个波长（或以双向方式承载 8 个波长），每根光纤可提供 1 Tbit/s 至 1.6 Tbit/s 的带宽。为提升良率，他们将连接到芯片上的光纤数量降至最低，从而降低了系统复杂性和制造挑战。此外，他们还实施了一种光纤连接系统，使故障光纤能够轻松从面板上断开并更换，从而提升了系统的可靠性和可维护性。下表展示了 Passage 当前支持的不同工作模式。

关于 PASSAGE 的一个关键争论点在于所使用的 MRM 的热稳定性，因为光学中介层直接位于一个非常高温的 XPU 下方。相比之下，其他 CPO 方案并未设想将调制器直接放置在 XPU 正下方，因此在热管理方面更为容易。对此，Lightmatter 解释称，PASSAGE 中用于 MRM 的控制环路可以承受每秒 2,000C 的温度波动，并且能够在 0 到 105C 的温度范围内运行——也就是说，60 到 80C 的温度变化可以在 10ms 内完成，而不会干扰光学链路。

SC25 演示视频展示了一幅在 25C 到 105C 之间的温度变化示意图，体现了广泛的工作温度范围，不过在这一特定演示中，80C 的过渡大约耗时一分钟——相当于每秒仅 1.33C 的变化幅度；而在 SC25 上的另一项独立演示中，采用片上热激励器实现了 2,000C/s 的速率，同时借助 MRM 稳定器加热器，使得 MRM 本身的变化范围被控制在 -2 到 +2 C/s 的更低水平。

Xscape Photonics

Xscape Photonics 是一家创新型公司，正在开发 ChromX，这是一种可编程激光器，可提供 4 至 16 个波长，并计划在未来扩展至最多 128 个波长。通过提供多达 128 种不同的“颜色”，与仅支持 4 至 8 个波长的现有激光器相比，ChromX 将能够实现显著更高的带宽。ChromX 依赖于一个外部 III-V 激光器，并结合片上多色生成器来为 WDM 生成多种波长。

激光器的可编程性使其能够灵活地为不同类型的工作负载提供波长，以满足不同的带宽和传输距离需求。值得注意的是，该解决方案仅需要一个激光器，而现有的 CPO 解决方案则需要多个功率和能耗都极高的激光器。此外，所有波长都通过单根光纤传输，避免了大多数 CPO 系统因需要多根光纤而带来的复杂性，从而显著减少了光纤耦合问题。

Xscape 近日宣布其 EagleX 已正式上市，这是一套即插即用的技术评估套件，面向 Scale Up CPO 应用，并正为 2026 年的产品发布做好布局。

Ranovus

Ranovus 专注于光学 chiplet 技术以及激光器设计与制造。他们已经在多个技术路径上完成了产品流片，包括在 GlobalFoundries 的单片 CPO 产品（最初是在 AMF 流片，随后 GF 收购了 AMF），以及基于 TSMC COUPE 的产品，自然地集成了不同几何结构的 PIC 和 EIC。

其 Odin Optical Engine 采用 Microring Resonator 调制器，并通过 PAM4 调制可实现最高 64 个通道、每通道 100Gbit/s 的传输能力。

Ranovus 的市场进入策略以提供客户所需的可互操作解决方案为核心。目前，这意味着 100G PAM4 DR 光学方案，但通过使用微环谐振器进行调制，可以灵活切换到其他方案，例如 56 Gbaud NRZ，并通过 WDM 组合 4 个波长，实现每对光纤 400G 的传输能力。

Ranovus 已在其 800G 芯粒上展示了与 AMD 的互操作性，并与 MediaTek 合作，以芯粒方案形式提供 Odin 直驱 CPO 3.0，用于未来超大规模云服务商的定制硅 XPU。

Scintil

Scintil 的主要产品是 LEAF Light，这是一款光子系统级芯片（PSoC），可提供裸片（KGD）形式，或组装成模块，集成 8 或 16 个不同颜色的激光器，通道间隔为 200 GHz 或 100 GHz，使得通过 DWDM 在单根光纤上传输多个波长成为可能。他们开发了电子控制系统，即使在温度变化的情况下，也能精确保持波长之间 100 GHz 或 200 GHz 的间隔。OIF 定义了一个用于 ELSFP 模块的封装参考设计（类似于 OSFP），使客户更容易集成这种外部激光光源。Scintil 的解决方案与基于环形调制器的共封装光学方案协同工作良好。

Scintil 的工艺被称为 SHIP（Scintil Heterogeneous Integrated Photonics）。该技术的核心是在晶圆级工艺中将 III-V 激光器集成到标准硅光子学平台上。该流程始于一片标准的硅光子晶圆，其中已通过常规代工厂流程制造完成波导、探测器以及 mux/demux。随后将晶圆翻转并键合到新的支撑基板上，从而去除原始基底并暴露出埋氧层。在这一新暴露的表面上，再键合未图案化的 III–V 材料。接着，通过光刻和刻蚀对 III-V 材料进行图案化以制造激光器，最终形成一颗单片集成、带有片上激光器的硅光子芯片。这与传统基于 InP 的激光器形成对比，后者通常采用 E-beam 写入进行图案化，在实现 DWDM 精确波长控制方面更具挑战性，从而难以支持紧密间隔的信道。

开发 DWDM DFB 激光器阵列具有挑战性，因为每个波长的频率都必须被精确生成。为了实现 100 GHz 的信道间隔，需要利用硅光子代工厂和光刻工艺的先进能力，在硅中对光栅进行高精度且可重复的图形化。此外，由于激光器是在晶圆级生产的，每片晶圆上可以制造数百个器件，从而实现高产量和可扩展的生产。

Scintil 解决方案的一个关键优势是功耗效率。Scintil 解决方案可以在单芯片上生成并复用多种颜色（8 种或 16 种），不同于采用多个离散激光器并通过合波分光器连接的方案，后者需要非常高功率的激光器才能实现每个复用颜色的目标功率。Scintil 解决方案在提供更高带宽密度的同时具备更优的功耗效率，并将每比特传输所需的能量降低一半。这与现有的共封装解决方案相比（包括 NVIDIA 目前在 Q3450 CPO 交换机中采用的方案），后者使用的是单一波长的高速调制，而非多波长的低速调制。

第五部分：Nvidia 的 CPO 供应链

我们已经讨论了关键组件在 CPO 系统中所扮演的角色，在本节中我们将探讨供应链中的具体公司以及组件 BOM 成本，重点关注 Nvidia 的供应商，点名 激光源、ELS 模块、FAU、FAU 对准工具、FAU 组装、Shuffle Box、MPO 连接器、MT 插芯、光纤以及 E/O 测试 的主要供应商。