内存墙不是比喻，是账单

生成式AI系统正被一个物理事实卡住：逻辑电路越来越快，数据却越来越难及时送到它们嘴边。公司通稿称，过去三十年峰值算力性能年增约70%，内存带宽年增约20%。两者的差距不是百分比问题，而是架构问题——片上SRAM带宽极高，但每比特要占用昂贵的逻辑die面积；片外DRAM与HBM容量可观，却要付出延迟、散热和能耗代价，把数据在封装和中介层之间来回搬运。当一颗加速器算完一批矩阵乘法，下一批权重还在几十毫米外的内存堆叠里排队，所谓“内存墙”就从论文术语变成了账单上的真实成本。

2026年10月26日，一家名为Nagare Labs的佐治亚理工学院分拆公司结束隐身状态，试图用另一种物理结构绕过这堵墙。它宣布获得500万美元融资，由Playground Global领投。前英特尔CEO、Playground Global普通合伙人Pat Gelsinger列名公司董事会董事。Nagare Labs提出的方案叫Z2RAM：一种基于氧化物半导体晶体管的无电容内存架构，设计为把六层沉积内存直接堆叠在AI加速器之上，公司称其目标是兼具SRAM级速度与DRAM级比特密度。

这轮融资的金额在半导体开发语境下并不大。The Register在报道中直接指出，对半导体技术而言这不是一笔大钱。联合创始人Suman Datta也承认：“Where we are is literally lab prototypes.”翻译过来就是：目前仍处于实验室原型阶段。Nagare Labs要跨越的，不是一次普通的工程迭代，而是一条从大学洁净室到晶圆代工厂、从布局仿真到商业产品、从单点器件到系统标准的漫长验证链。

字段 内容
公司 Nagare Labs
轮次 未披露
金额 500万美元
投资方 Playground Global（领投）
总部 美国佐治亚州亚特兰大
创始人 Suman Datta、Shimeng Yu
官网 https://www.nagarelabs.ai/

Z2RAM不是“更快的DRAM”，而是绕开电容器的晶体管电荷存储

要理解Z2RAM的定位，先要拆解它声称替代的对象。传统DRAM的基本单元是一个晶体管加一个电容器，数据以电荷形式存在电容器里。读取时电容器被放电，因此必须在读完后写回，这是DRAM延迟和功耗的重要来源。HBM把多层DRAM die堆叠后放在加速器旁边，通过中介层里的数千条互连线连接，带宽比普通DRAM高，但仍要跨越封装距离，且堆叠高度和散热路径都受限制。

Z2RAM的路径不同。据The Register报道，Datta解释其基本单元是“两个晶体管”，利用第二个晶体管的栅极电容存储电荷，而不是依赖独立的物理电容器。因为电荷存在晶体管里，读取是非破坏性的，不需要像DRAM那样读后写回。据Mark LaPedus的Substack引述公司说法，Z2RAM的氧化物半导体沟道可以把关态漏电降低数个数量级，使数据在刷新之间保持更久。同一报道也引述公司说法称，Z2RAM“完全用晶体管存储数据，提供快速、非破坏性读取，并完全绕开电容器制造墙”。

这里有一个关键区分：Z2RAM的“DRAM级密度”不是来自更小的单元，而是来自垂直堆叠。公司通稿称，其首款设计在单颗die上沉积六层内存，用标准300mm工艺完成，不需要EUV光刻，多层可以共用一次光刻曝光；这种架构“3D bit cost scalable”，即容量可以沿垂直方向扩展，而不依赖制程微缩。TokenPost报道进一步明确，公司称六层设计经布局仿真可达到2纳米高密度SRAM五倍的比特密度。注意这个数字的性质：它是设计预测，不是商业产品上的实测结果。TokenPost在报道中专门标注了这一点。

从产业链约束看，这个选择有明确的成本逻辑。HBM的制造涉及TSV、微凸点、中介层和精密堆叠，供应链集中在少数厂商手中。Z2RAM如果真能用标准300mm后道工艺在单die上沉积多层，理论上可以避开HBM最昂贵的封装环节。但“理论上”这个词必须被严格限定：目前没有任何公开证据表明Nagare Labs已经在300mm产线上完成过六层沉积，更不用说良率、均匀性和层间一致性。公司自己设定的时间表是自2026年10月26日起四年内送出工作内存瓦片样品，十年内实现量产出货。TokenPost强调，这两个里程碑都是目标，而非已排期交付。

把内存从“旁边”搬到“上面”，集成问题比器件本身更难

Z2RAM最激进的不是器件设计，而是物理位置。HBM今天坐在加速器旁边，作为单独键合的DRAM die堆叠，通过中介层连接。Nagare Labs的方案是把内存die直接集成到逻辑die之上，用3D混合键合垂直连接。据Mark LaPedus的Substack引述公司说法，这比一颗HBM die还薄，而且“是热量离开逻辑的更好路径”。

这个说法需要放在真实热约束里审视。3D堆叠的经典难题是：逻辑层产生的热量要穿过内存层才能散出，而内存层本身对温度敏感。Nagare Labs声称氧化物半导体沟道的高温漏电更低，因此比硅晶体管更适合堆叠在热逻辑之上。这在材料层面有合理性，但热路径的优劣取决于完整的封装设计、界面热阻和实际工作负载，不是单一材料参数能决定的。公司关于薄度、热路径和漏电的说法均来自公司口径，尚无独立散热仿真或实测数据支撑。

更直接的障碍是接口。联合创始人Shimeng Yu对The Register说得很直白：“There’s no standard that we have right now to integrate this new memory with the accelerator.”目前没有任何标准规定这种新内存如何与加速器连接。AMD的3D V-Cache是专有技术，不能作为开放生态的接口模板。Yu补充说，如果行业没有开放标准，Nagare Labs可能不得不自己设计接口。这意味着公司不仅要解决存储单元本身，还要进入控制器、协议和系统集成领域，而这些领域的验证周期通常比器件开发更长。

与AMD 3D V-Cache的对比值得展开。The Register指出，Z2RAM在概念上扮演类似角色：AMD用先进封装把64MB SRAM瓦片键合到CPU chiplet上方或下方，使SRAM容量增至约三倍。Z2RAM如果达到宣称的五倍密度，同样面积的64MB瓦片可以变成320MB。但AMD的3D V-Cache是成熟产品，有完整的接口、驱动和系统验证；Nagare Labs目前连研发晶圆厂合作伙伴都还没找到。公司称下一步就是寻找研发晶圆厂伙伴，把技术从大学洁净室推向规模化。这是从“实验室原型”到“工程样品”之间最不确定的一步。

500万美元能买到什么：一个种子轮与一条十年路线图

这轮融资的资本结构很简单：500万美元，Playground Global领投。The Register称这是Nagare的“first seed funding round”，即首个种子轮。但正式轮次名称在公司公告中标记为未披露，因此不能把“种子轮”当作公司确认的轮次定义。投资方完整名单未披露，仅知领投方。对于一家半导体公司，这个金额意味着什么？

半导体开发的成本结构决定了500万美元只能覆盖非常早期的阶段。它可能支撑器件仿真、材料筛选、小规模流片前的设计工作，以及团队扩张，但远不足以覆盖一次完整的先进封装验证或与代工厂的深度合作。Nagare Labs的路线图分三个阶段：材料选择、功能性bit-cell演示、长期稳定性验证。CryptoBriefing的报道提到了这条路线图。按公司披露的路线图，这笔资金可能主要用于材料选择与早期bit-cell工作，具体分配未披露——这是编辑推断，而非公司口径。

Gelsinger的参与是这轮融资最显眼的信号。他在2024年12月1日从英特尔CEO职位退休，2025年3月26日加入Playground Global担任普通合伙人。他对The Register说：“Essentially, we’ve had no major forms of innovation in memory for three decades – SRAM, DRAM, and Flash as the only memory types in broad deployment.”三十年里内存没有重大形式创新，SRAM、DRAM和Flash是唯一广泛部署的内存类型。这个判断本身是行业共识的一部分，但Gelsinger把它作为投资Nagare的理由。公司通稿援引他的话说，Nagare Labs“汇集了世界级的技术领导力和出色的架构设计，能够在现有晶圆厂基础设施上运行，并有望定义内存中心计算的下一时代”。

需要把投资人的判断与公司的事实分开。Gelsinger说Z2RAM“operates on existing fab infrastructure”，即能在现有晶圆厂基础设施上运行。这是投资方声明，不是已验证的制造事实。公司通稿也称其使用“标准后道集成工艺和晶圆厂兼容的材料、工具与化学品”。但“兼容”和“已验证”之间有本质区别。Nagare Labs还没有找到晶圆代工合作伙伴，这意味着没有任何一家代工厂公开确认过Z2RAM的工艺兼容性。Gelsinger的判断可以理解为投资逻辑，但不能当作制造可行性的独立证据。

内存墙的另一面：HBM在膨胀，SRAM路线在挣扎

要判断Z2RAM的商业化空间，必须看它要替代或补充的现有方案正在发生什么。CryptoBriefing的报道提到Nvidia Rubin的288GB HBM4容量，以及AMD MI455X的432GB。The Register则提到Groq 3 LPU每颗芯片约500MB SRAM，服务前沿大语言模型需要数千颗加速器。这两个数字勾勒出两条路线：HBM路线用堆叠DRAM换取容量；SRAM路线带宽极高，但容量受限于逻辑die面积，系统规模被迫膨胀。

Z2RAM的定位恰好卡在两者之间。The Register做了一个换算：如果Z2RAM达到五倍SRAM密度，那么64MB的SRAM瓦片可以变成320MB。这比HBM加速器的288GB或432GB小两个数量级，但比Groq LPU的500MB SRAM有数量级改善。The Register报道称，Z2RAM可能把服务同等模型所需的芯片数量减少五倍或更多。这个表述依赖五倍密度预测成立的前提，而该预测本身尚未在商业产品上验证。

Groq的LPU路线以片上SRAM为核心，其容量限制正是Z2RAM想要解决的问题。如果Z2RAM真能达到宣称密度，最直接的受益场景就是这类SRAM受限的推理加速器，而不是HBM主导的训练集群。但竞争格局不会静止。HBM4正在提高堆叠层数和带宽，LPDDR在低功耗场景持续演进，AMD的3D V-Cache证明了逻辑与内存3D集成的商业可行性。Z2RAM要证明的不是“内存墙存在”——这已经是行业共识——而是“氧化物半导体无电容内存是绕过内存墙的最优路径”。这个命题的验证成本远高于500万美元。

氧化物半导体的可靠性账本：原子空位与单电子效应

Z2RAM的材料选择是一把双刃剑。氧化物半导体在显示面板和部分功率器件中已有大规模应用，但作为存储单元的核心材料，它面临一个具体问题：原子空位。Datta对The Register解释，氧化物半导体中“即使单电子效应或少电子效应也能让晶体管的阈值电压移动一点点，而这足以翻转那个存储单元”。这意味着存储单元的可靠性对材料缺陷极度敏感。

这不是理论风险，而是氧化物半导体器件的已知物理特性。Nagare Labs的应对策略是把大量精力投入存储单元可靠性最大化。Datta对The Register说：“There have been so many memory startups and they didn’t succeed. You might have the most amazing memory technology, but you can never penetrate the system because of the stringent standards.”历史上有很多内存初创公司失败了，即使拥有最惊人的内存技术，也可能因为严苛的系统标准而无法进入市场。这段话来自创始人本人，是对行业失败率的清醒认知，也是对Z2RAM自身风险的最直接描述。

长期稳定性验证是Nagare Labs路线图的第三阶段，也是最耗时、最昂贵的阶段。内存产品要进入数据中心，必须通过温度循环、数据保持、耐久性、辐射敏感性等一系列可靠性测试。氧化物半导体的原子空位问题意味着这些测试的通过门槛会更高，而不是更低。公司通稿称其材料“晶圆厂兼容”，但兼容性声明不能替代可靠性数据。在没有任何公开的bit-cell演示或稳定性数据之前，Z2RAM的可靠性仍是一个未验证假设。

投资逻辑的边界：Gelsinger看到了什么，市场还没看到什么

Playground Global的投资逻辑可以从Gelsinger的公开表态中拼凑出来。他对The Register说，Z2RAM“从根本上结合了DRAM、SRAM和Flash的最佳特性——像DRAM一样密集，像SRAM一样快，像Flash一样可扩展”。他还说：“HBM有很多局限（功耗、密度、shoreline bandwidth），但其密度和性能的组合是今天可用的最佳选择。这正是Z2RAM带来的价值，提供更好的密度、速度和功耗。”这是投资方的判断，不是独立验证的事实。

“像Flash一样可扩展”这个说法值得拆解。Flash的扩展性来自NAND的3D堆叠：层数从24层一路增加到200层以上，每增加一层就增加容量，而不需要缩小单元尺寸。Z2RAM的六层设计确实借鉴了这个思路。但NAND的3D堆叠经过了十多年的工艺演进，层间对准、蚀刻深宽比、应力管理等问题的解决方案是逐步积累的。Z2RAM要在逻辑die上方做类似的事情，同时还要保证存储单元的电学性能，难度不在同一个量级。

从资本结构看，这轮融资的领投方单一，金额有限，说明Playground Global是在极早期阶段押注团队和技术方向，而不是押注已验证的产品。Datta是英特尔High-k/Metal Gate和Tri-gate晶体管架构的共同发明人之一，Yu是NeuroSim开源模拟器的创建者。公司通稿称两人“拥有创造突破性且商业成功的半导体逻辑和内存技术的记录”。这个履历是真实的，但“商业成功”的归因需要谨慎：Datta的发明在英特尔的产品中实现了商业化，但这不等于他创办的公司会自动获得同样的商业成功。学术成就和创业能力之间的转化，恰恰是深科技公司最不确定的环节。

Gelsinger的参与还带来另一层含义。他在英特尔时期推动过IDM 2.0战略，对代工和先进封装有深刻理解。他押注Z2RAM，可能部分基于对“现有晶圆厂基础设施”的判断：如果Z2RAM真的不需要EUV、不需要特殊设备，那么它理论上可以在更广泛的代工网络中生产。但这个判断的前提是工艺兼容性得到验证。在Nagare Labs找到研发晶圆厂合作伙伴之前，这个前提本身就是一个待验证假设。

四年样品、十年量产：时间表背后的验证路径与未解问题

Nagare Labs的时间表是：自2026年10月26日起四年内送出工作内存瓦片样品，十年内实现量产出货。这两个数字需要被放在半导体行业的典型节奏里理解。从实验室原型到工程样品，四年是一个紧凑但不离谱的目标，前提是器件物理问题在头两年内基本解决，且代工合作在第三年前落地。从工程样品到量产，六年时间要完成可靠性验证、接口标准化、客户认证和产能爬坡。对于一种没有行业标准的新内存类型，这个时间表偏乐观。

最关键的验证节点是功能性bit-cell演示。CryptoBriefing的报道把路线图概括为材料选择、功能性bit-cell演示和长期稳定性验证。目前Nagare Labs公开的证据只有布局仿真给出的密度预测。bit-cell演示意味着要在实际硅片上做出能可靠读写、保持数据的存储单元，哪怕只是小阵列。这个节点一旦通过，Z2RAM就从“设计概念”变成“器件原型”；一旦失败或延迟，整个时间表都要重排。

第二个验证节点是代工合作。公司称正在寻找研发晶圆厂合作伙伴。这个伙伴的选择会直接影响后续所有里程碑：不同代工厂的后道工艺能力、材料许可、设计规则和封装生态差异巨大。如果Nagare Labs选择一家没有先进3D混合键合经验的代工厂，集成验证会更困难；如果选择头部代工厂，500万美元的预算可能连一次工程批次的费用都不够。这个张力是公司当前最现实的资源约束。

第三个验证节点是接口。Yu已经承认没有标准，公司可能需要自己设计接口。这意味着Nagare Labs的最终产品可能不是单纯的内存die，而是一个包含控制器和接口IP的完整子系统。这会把公司从“内存器件设计者”推向“系统方案提供者”，所需的工程团队规模和资金量级都会显著上升。500万美元的种子轮在这个图景下，只是入场券。

从编辑推断的角度看，Nagare Labs最可能的商业化路径不是直接挑战HBM在训练集群中的地位，而是先在SRAM受限的推理加速器场景中找到切入点。The Register的Groq对比暗示了这个方向：若五倍密度成立，理论上可减少所需芯片数量。但这个推断的边界很清楚：它依赖五倍密度预测成立，依赖接口问题解决，依赖可靠性达标。三者目前都没有公开证据支撑。

Nagare Labs的500万美元融资是一个信号，不是一个结论。它表明一位深谙半导体产业周期的投资人愿意在极早期阶段押注一种非主流内存架构。但Z2RAM要证明的，不是内存墙存在，而是氧化物半导体无电容内存能在商业产品的严苛标准下活下来。在实验室原型和量产之间，隔着代工伙伴、接口标准、可靠性数据和至少十年的验证周期。Gelsinger的背书能带来关注，但只有硅片能给出答案。

RecodeX 极客视：Z2RAM的真正赌注不在于“堆叠内存”这个概念——NAND和HBM早就证明了垂直扩展的可行性——而在于把氧化物半导体晶体管做成一种能在逻辑die上方长期可靠工作的存储单元。Nagare Labs用500万美元买到的是一张进入验证赛道的门票，而这条赛道的淘汰率，创始人自己比谁都清楚。四年样品、十年量产的时间表，只有在bit-cell演示和代工合作这两个节点如期突破后才值得被认真对待。在那之前，五倍密度是一个漂亮的仿真数字，不是一个产品。

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